摘要：
1、状态转换图2、verilog程序 1）源程序 1 module seqdet(x,z,clk,rst); 2 input x,clk,rst; 3 output z; 4 5 reg[2:0] state; 6 wire z; 7 8 parameter idle=3'd0, 9 ... 阅读全文
posted @ 2015-10-23 20:38 期待1991 阅读(321) 评论(0) 推荐(0) 编辑
摘要：
秒---s 毫秒---ms 微秒---us 纳秒---ns 皮秒---ps1 1000 1000_000 1000_000_000 1000_000_000_000 阅读全文
posted @ 2015-10-23 14:28 期待1991 阅读(1602) 评论(0) 推荐(0) 编辑
摘要：
1、运输符 算术运算符（+，-，X，/，%） 赋值运算符（=，,=,>） 拼接运算符（{ }） 阅读全文
posted @ 2015-10-23 14:15 期待1991 阅读(1910) 评论(0) 推荐(0) 编辑
摘要：
这样写，会不会在阻塞赋值语句执行时，有其他always的时钟触发到来，会不会影响他们的触发了。 例如 always@（posedge clk）//--------(1) q=d; always@（posedge clk）//---------(2) sum=1'... 阅读全文
posted @ 2015-10-23 13:48 期待1991 阅读(243) 评论(0) 推荐(0) 编辑