摘要：
1、比较器，顾名思义就是比较数据的大小2、例程：module compare_n(X,Y,XGY,XSY,XEY);input[width-1:0] X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameter width=8;always@(X or Y) beg... 阅读全文
posted @ 2015-10-17 15:20 期待1991 阅读(466) 评论(0) 推荐(0) 编辑
摘要：
本文摘自《verilog数字系统设计教程》乘法器分为两种：逐位进位并行乘法器（共需要33个门电路延迟），进位节省乘法器（需要18个门电路延迟）*******************************************************************************... 阅读全文
posted @ 2015-10-17 14:20 期待1991 阅读(2048) 评论(0) 推荐(0) 编辑
摘要：
本文摘自《verilog数字系统设计教程》1、为什么产生延迟？？？？？ 在实现算法时（如卷积运算和傅里叶变换），我们经常利用并行加法器。 并行加法器是由多层逻辑结构构成，其中必然有逻辑延迟，还有布线延迟。 在进行多位运算时必然会出现延迟严重情况，尤其是32位和64位运算时。 这事我们就要求并... 阅读全文
posted @ 2015-10-17 13:38 期待1991 阅读(1848) 评论(0) 推荐(0) 编辑
摘要：
1、全加器一位加法器又叫一位全加器（一位全加器是加法运算的基础）一位全加器真值表：XiYiCi-1SiCi0000000110010100110110010101011100111111一位全加器原理图：************************************************... 阅读全文
posted @ 2015-10-17 13:25 期待1991 阅读(2225) 评论(0) 推荐(0) 编辑
摘要：
1、什么是组合逻辑？ 任意时刻的输出仅仅取决于该时刻的输入逻辑。个人认为在verilog中，由与或非门逻辑运算组成的就是组合逻辑。但是组合逻辑什么时候输出就不是组合逻辑含义的范畴了2、组合逻辑部件有哪些？ （如多路器、比较器、加法器、乘法器、双向三态门和总线等）电路结构和性能的深入了解，是设计复... 阅读全文
posted @ 2015-10-17 10:55 期待1991 阅读(2660) 评论(0) 推荐(2) 编辑
摘要：
1、综合器： 能把行为级的verilog模块自动转换为门级结构的工具叫做综合器（synthsis tool）2、verilog网表（verilog netlist）： 电路结构可以用门级verilog语言来表示，我们把它称为verilog网表。3、测试文件编写： test_bench可以编写成... 阅读全文
posted @ 2015-10-17 09:59 期待1991 阅读(1374) 评论(0) 推荐(0) 编辑
摘要：
1、门级的分类 nand------与非门 nor-------或非门 xor-------异或门 xnor------异或非门 buf-------缓冲器2、模块间的引用 module flop(data,clock,clear,q,qb); ; endmodule mudu... 阅读全文
posted @ 2015-10-16 21:23 期待1991 阅读(858) 评论(0) 推荐(0) 编辑
摘要：
1、级别到底是什么？ 答：所谓的系统级，算法级，RTL级，门级，开关级，就是在不同的层次上来描述某个电路模块。当然行为级和结构级就是在行为上和结构上来描述电路模块。 模块可以用不同级别语言来描述，当然在一个模块中也可以有不同的级别描述。2、 总结 行为级：系统级，算法级，RTL级、-------... 阅读全文
posted @ 2015-10-16 20:45 期待1991 阅读(1045) 评论(0) 推荐(0) 编辑
摘要：
1、在寄存器中： -1=1111 -2=1110 -3=11012、{1,0}=64‘H00000001_00000000;//默认是32位的位数-拼接；3、defparam P1.Depth=16;//用于改变引用模块中的变量4、模块引用时，画出框图就很好理解了，注意：模块间的引用都是用实... 阅读全文
posted @ 2015-10-16 20:22 期待1991 阅读(172) 评论(0) 推荐(0) 编辑