摘要：
引用自夏宇闻教授1、同步时序逻辑： 是指表示状态的寄存器组的值只能在唯一确定的触发条件发生改变。只能由时钟的正跳变沿或者负跳变沿触发的状态机就是一例，always@（posedge clk）。1.1同步时序逻辑的优点： 同步时序逻辑比异步时序逻辑稳定简单好多，由此我们有一个规定：用verilog... 阅读全文
posted @ 2015-10-18 15:01 期待1991 阅读(1173) 评论(0) 推荐(0) 编辑
摘要：
1、如图是由开关逻辑控制的数据流动和计算逻辑结构示意图2、说明讲解（摘自verilog数字系统设计教程） 我们如果想把寄存器C的数据传给寄存器A，那么就需要使开关S2和S6打开，其他开关都关闭，这样在下一个时钟到来时，我们就可以完成任务了。同样任意寄存器间传递数据，保持时钟跳变与开关的完美匹配是完... 阅读全文
posted @ 2015-10-18 13:23 期待1991 阅读(356) 评论(0) 推荐(0) 编辑
摘要：
1、如图是带有使能端和复位端的时钟同步8位寄存器组的逻辑和模块接口图2、verilog程序module register8(ena,clk,data,rst,out);input ena,clk,rst;input[7:0] data;output[7:0] out;reg[7:0] out;alw... 阅读全文
posted @ 2015-10-18 11:07 期待1991 阅读(601) 评论(0) 推荐(0) 编辑
摘要：
1、如图这是电路逻辑结构图及其时序逻辑图：2、verilog程序：`define ON 1'b1`define OFF 1'b0wire LinkBusSwitch;wire[7:0] outbuf;wire[7:0] inbuf;inout[7:0] bus;assign bus=(LinkBus... 阅读全文
posted @ 2015-10-18 10:40 期待1991 阅读(1171) 评论(0) 推荐(0) 编辑
摘要：
本随笔需要不断完善，姑且先写这一点点。。。。。。。1、所谓同步有限状态机是是电路状态的变化只能在同一时钟跳变沿时刻发生的逻辑电路。2、组合逻辑：组合逻辑是由与或非门组成的网络。3、时序逻辑：时序逻辑是有多个触发器和多个组合逻辑块组成的网络。 阅读全文
posted @ 2015-10-18 10:17 期待1991 阅读(1097) 评论(0) 推荐(0) 编辑
摘要：
本文转自：http://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html 在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。1． 信号驱动级数非常大，扇出很大，需要增加驱动力 逻辑复制最常使用的场合时调整信... 阅读全文
posted @ 2015-10-17 21:46 期待1991 阅读(2351) 评论(0) 推荐(0) 编辑
摘要：
如果某个组合逻辑电路中没有反馈或者迭代运算，那么我们就可以考虑流水线设计方法。 把组合逻辑分成延迟时间基本相等的小块，只要小块的组合逻辑的延迟小于时钟周期，整个组合逻辑的输入值每个时钟就可以变化一次，不会由于组合逻辑的延迟引起输出值的错误。 若没有这些寄存器来暂时保存局部组合逻辑的输出值，则... 阅读全文
posted @ 2015-10-17 21:29 期待1991 阅读(857) 评论(0) 推荐(0) 编辑
摘要：
1、什么是流水线设计技术？ 答：所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组并暂存数据。 K级就是有K个寄存器组，从上到下没有反馈电路。2、流水线设计的深入讲解： 如图10.7 组合逻辑设计 ——> 流水线设计 纯组合逻辑需要时间：[max(... 阅读全文
posted @ 2015-10-17 20:43 期待1991 阅读(2973) 评论(0) 推荐(0) 编辑
摘要：
1、什么是总线？ 答：总线是运算部件之间数据流通的公共通道。2、总线的作用？ 答:提高专用信号处理逻辑电路的运算能力和速度。3、总线与部件之间是怎么连接的？ 答：各运算部件和数据寄存器组是通过带控制端的三态门与总线相连接的。通过控制端口电平的高低来确定某一时刻是哪一个部件使用总线。控制信号的相... 阅读全文
posted @ 2015-10-17 16:18 期待1991 阅读(2722) 评论(0) 推荐(0) 编辑