摘要: 准备全面拥抱SV语言,System verilog增加了些结构体、接口等有用的东西,为了更懒的写代码,学学先~。参考文档:SystemVerilog IEEE 1800-2017.pdfSystemVerilog硬件设计及建模 Question: SV与Verilog的异同?SV是verilog的升 阅读全文
posted @ 2020-08-10 10:28 小翁同学 阅读(1074) 评论(0) 推荐(0) 编辑