摘要: 前言测试下可综合的struct,struct和interface的区别:两者都可以是信号的组合,但interface可以定义信号的不同方向,而struct中的所有信号都是同向的。struct可对像以太网帧格式进行建模(暂未用到)。流程(1)为了对struct进行建模,需要三个模块,顶层,信号输出模块,信号输入模块。(2)对于结构体的定义可放在模块外部的包里面,单独成一个文件。同时为了避免$unit... 阅读全文
posted @ 2020-08-12 18:56 小翁同学 阅读(1596) 评论(0) 推荐(0) 编辑
摘要: 前言在信号处理实现过程中,对于多通道的数据定义,采用常规的方式就得定义多个通道变量。verilog不支持二维端口数组定义,但SV可以,所以可以省点代码量。流程对于verilog 的代码:可以看到代码类似冗长。reg [31:0] r_value_add_ch0 = 32'd0;reg [31:0] r_value_add_ch1 = 32'd0;reg [31:0] r_value_add_ch2... 阅读全文
posted @ 2020-08-12 18:55 小翁同学 阅读(1315) 评论(0) 推荐(0) 编辑
摘要: 前言测试下可综合的interface接口,为了方便未来接口定义的懒惰操作以及减少出错的概率。综合工具:Vivado2018.3流程首先看接口是什么?顾名思义,用于模块间信号交互的路。是一系列信号组。想象一辆公交车(bus),分立的信号就是乘客,将乘客封装进bus,就是接口。对于最简单的使用inter 阅读全文
posted @ 2020-08-12 13:45 小翁同学 阅读(2501) 评论(0) 推荐(0) 编辑