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拒绝思维懒惰,习惯深度思考,提升认知水平。

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2022年4月28日

PT的常用命令

摘要: 归纳常用的PT命令,便于工作中应用。 1. 报时序的命令 report_timing -from A -to [get_clocks {clkA}] -delay_type min report_timing -from B -to [get_ports {B}] -delay_type min m 阅读全文

posted @ 2022-04-28 14:32 hxing 阅读(2245) 评论(0) 推荐(0)

SDC细节归纳

摘要: 能否写出一份严谨的SDC约束文件,决定了芯片tapeout后数字电路能否正常工作,或者少一些bug。所以写好SDC约束文件,是芯片设计的关键一步。 因此,归纳、整理SDC约束的细节要点很重要,有助于减少出错的风险。 1.时钟group划分 create_clock -period xxxx [get 阅读全文

posted @ 2022-04-28 14:15 hxing 阅读(725) 评论(0) 推荐(0)

2022年2月17日

cvs 常见命令

摘要: 一、cvs上传一个新的工程到server 假如上传目录test到xxxx_project下1. copy test到xxxx_project2. 删除test目录及子目录下的CVS目录3. 在xxxx_project下输入命令:cvs add test4. 在test目录下输入命令:find . | 阅读全文

posted @ 2022-02-17 11:45 hxing 阅读(330) 评论(0) 推荐(0)

2022年2月10日

网表里修改寄存器默认值(二)

摘要: 在网表里修改寄存器默认值(一)里面,提到两种修改寄存器默认值的方式。我在我的项目里使用了第二种方式,即Q 跟 QN 端互换,D端取反。 同时,在RTL里修改了该寄存器的默认值。但是在做formality时仍然比对不过。百思不得其解,检查了又检查,依然找不到原因,遂请教了大牛。 经过大牛的查看,分析出 阅读全文

posted @ 2022-02-10 18:00 hxing 阅读(591) 评论(0) 推荐(0)

2022年2月9日

spare gate的使用

摘要: 在做eco时,需要用到spare gate单元。 一般spare gate 是单独放到一个module,网表里 例化了 这个module,那怎么使用呢?请教了一个技术大牛,提供了操作方法。 一种方式是给spare gate的模块增加pin,引线引出来,连到需要用到的地方。 另一种方式是直接拿出去用, 阅读全文

posted @ 2022-02-09 17:34 hxing 阅读(215) 评论(0) 推荐(0)

网表里修改寄存器默认值(一)

摘要: 在做eco时,需要修改寄存器的默认值。那如何操作呢?请教了一个技术大牛,提供了操作方法。 主要的操作方式有以下两种: 方式一就是 取反两次,保证寄存器Q端值不变,只是复位值取反了。 方式二D端取反了,电路里使用QN端,但是要注意后面的逻辑是否正确。 阅读全文

posted @ 2022-02-09 17:25 hxing 阅读(538) 评论(0) 推荐(1)

2021年8月15日

DFT scan chain 介绍

摘要: 现代集成电路的制造工艺越来越先进,但是在生产过程中的制造缺陷也越来越难以控制,甚至一颗小小的 PM2.5 就可能导致芯片报废,为了能有效的检测出生产中出现的废片,需要用到扫描链测试(scan chain),由此产生了可测性设计即 DFT flow。 注意scan test 只能检测出制造瑕疵,无法检 阅读全文

posted @ 2021-08-15 17:45 hxing 阅读(6970) 评论(1) 推荐(2)

2021年7月27日

Debug的一些小技巧和思路

摘要: 归纳记录一些在debug中用到的小技巧和思路: 1. data、address总线bus上一般有多位bit,经常会出现异常,比如数据不稳定(无规律跳变)、毛刺,可以将总线展开,观察哪一位bit跳变较多。 可以考虑在跳变较多的bit位上增加一个小电容,维持数据稳定,电容容值一般几十PF就行。对于单bi 阅读全文

posted @ 2021-07-27 22:53 hxing 阅读(340) 评论(0) 推荐(0)

2021年6月30日

影响成败的小细节

摘要: 一、前端的小细节 1、在做设计时,要写好设计文档。文档内容要条理清晰、简繁适中、图表齐全,同时做好历史记录、修订记录。 2、在设计芯片架构时,要考虑到出故障后,如何恢复芯片,让其能重新工作。 3、仿真时,对于做deglitch的逻辑,要验证零界点,即当deglitch 计数刚好到达阈值时,被degl 阅读全文

posted @ 2021-06-30 19:31 hxing 阅读(169) 评论(0) 推荐(0)

2021年4月6日

一个完整IC项目需要走过的流程

摘要: 第一阶段、设计准备 1. 需求分析:市场调研,同功能芯片功能比较。 2. 定架构:选择合适的CPU、总线类型、各类型IP(RAM、ROM、EEPROM、EFUSE、晶振、PLL)、接口(I2C、spi、uart、Jtag、swd)、 协议、算法、看门狗、定时器、中断、时钟复位管理、电源管理、 模拟电 阅读全文

posted @ 2021-04-06 23:00 hxing 阅读(1630) 评论(0) 推荐(1)

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