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专注低功耗设计(2016)
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2016年6月24日
综合脚本
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posted @ 2016-06-24 23:16 CHIPER
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2016年6月7日
sbfm
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posted @ 2016-06-07 20:21 CHIPER
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项目目录结构
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posted @ 2016-06-07 19:28 CHIPER
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2016年5月24日
uart bug记录
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posted @ 2016-05-24 13:15 CHIPER
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2016年5月9日
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm summary
摘要: 主要是1.不要用1段式写FSM 2.不要用状态编码写one-hot FSM ,要用索引编码写one-hot FSM。
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posted @ 2016-05-09 09:07 CHIPER
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paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之全0/1/z/x的SV写法
摘要:
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posted @ 2016-05-09 08:56 CHIPER
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paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles
摘要: 1.ANSI style 的代码比较紧凑。 下面规范推荐,比较好。 下面是带有parameter的module header的完整规范 一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signa
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posted @ 2016-05-09 08:49 CHIPER
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2016年5月8日
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm1各种style的timing/area比较
摘要: 整体说,一般还是用2段式,再加上output encodecd/default -X技巧。
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posted @ 2016-05-08 22:34 CHIPER
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paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之output encoded style with registered outputs(Good style)
摘要: 把输出跟状态编码结合起来,即使可以省面积又是寄存器输出。但是没有讲解如何实现这种高效的编码。
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posted @ 2016-05-08 17:08 CHIPER
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paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(encoded-parameter style with registered outputs不推荐但是经常有人写这样的代码)
摘要: 这样写法,不利与综合,case语句中比较也是full-vector比较。
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posted @ 2016-05-08 13:28 CHIPER
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paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(index-parameter style with registered outputs)
摘要: case语句中,对于state/next 矢量仅仅做了1-bit比较。 parameter 值不是表示FSM的状态编码,而是表示state/next变量的索引。
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posted @ 2016-05-08 13:15 CHIPER
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2016年5月7日
paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 standard verilog FSM conding styles(三段式)
摘要: Three always block style with registered outputs(Good style)
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posted @ 2016-05-07 12:58 CHIPER
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paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 standard verilog FSM conding styles(二段式)
摘要: 1.Two always block style with combinational outputs(Good Style) 对应的代码如下: 2段式总结: (1)the combinational always block sensitivity list is sensitve to chan
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posted @ 2016-05-07 12:02 CHIPER
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paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 FSM Coding Goals
摘要: 1.the fsm coding style should be easily modifiable to change state encoding and FSM styles. FSM 的的 状态编码和风格易于改变 2.the coding style should be compact. 代
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posted @ 2016-05-07 11:32 CHIPER
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paper:基于verilog HDL 的高速可综合FSM设计
摘要: 1.寄存器输出型状态机 VS 组合逻辑输出型状态机 2.状态编码方法 这块讲的不好,也比较少。 3.系统设计中模块划分的指导性原则
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posted @ 2016-05-07 01:24 CHIPER
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