摘要：
最近在搭建公司的testbench，主要有一下总结： 1.TB主要有两部分：部分一，软件部分主要用C写的，她的作用是写硬件的驱动（其实就是让核的外围设备可以正常工作或工作到特定的环境上）甚至有可能写整个系统的bootloader(嵌入式)。部分二，verilog或systemverilog... 阅读全文
posted @ 2014-09-13 13:11
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摘要：
不能够把时序图看的非常透彻，然后把时序图写成Verilog代码，有时候甚至搞不清楚信号之间的时序关系。 阅读全文
posted @ 2014-09-10 18:04
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摘要：
1.if语句、case语句必须放在always过程语句块中。2.verilog的系统函数比如：$display/$monitor必须放在initial 过程语句块中。这点尚为理解为何，但必须这样用。 明明不是，initial语句块仅仅执行一次吗？可是$monitor等函数会执行好多次的。 阅读全文
posted @ 2014-09-05 01:21
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摘要：
1.模块声明的扩展 （1）端口声明(input/output/inout)同数据类型声明(reg /wire)放在同一语句中。 (2)ANSI C风格的端口声明可以用于module/task/function. (3)对于parameter化的module, 可以如下module modu... 阅读全文
posted @ 2014-08-28 13:30
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摘要：
system task $fopen 的argument 为1.文件名字（可以包含具体的文件路径但是注意用\）2.打开方式比如"r"、"w"、"a"等等。但注意：文件名字参数不可以是变量，有时候想可以通过改变变量的值，打开多个文件，但这种方法不行，变量无法扩展为具体的文件名字。 阅读全文
posted @ 2014-08-27 08:54
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摘要：
QA:gvim编辑ascii文本时由于tabkey的default setting 不合适编写Verilog代码（比如一个tab 代表多少空格）ANS： 1.tab 的自动补齐有两种usage自动补齐filename & directory name and command full nam... 阅读全文
posted @ 2014-08-17 19:58
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