大浪淘沙、

摘要： '赋值过程 module datt (); reg [7:0] mem; initial begin $monitor("ans is %b", mem); end initial begin mem=0; #10 mem=1; #10 mem='1; #10 $finish; end bit[7: 阅读全文

摘要： 代码书写 以下是一个乘法器实现（非设计，for循环不对），其中task的tmp指明了16位长度，用于存储移位后的结果。另外注意tmp需要为16位，否则存储结果会被截断。 如果直接q = q + p1<<i;则输出结果错误，需要括号q = q +( p1<<i);。 module mul (); re 阅读全文

摘要： 赋值assign与strboe 在行为级里，如initial里，reg类型（wire不行）可以使用assign和deassign语句强制赋值和释放。也可以使用force和release语句强制赋值和释放。 task的output类型，当在module里调用该task，应该传递reg类型变量，wire 阅读全文

摘要： 默认位宽 module test (); initial begin $display("ans is %b", 5'd17); $display("ans is %b", 7'hfa); $display("ans is %b", 12); $display("ans is %b", 'h56); 阅读全文

摘要： Questra sim用法 vsim *。wif vlog vlib wire与reg assign语句，只有wire可用，直等号，输入输出都行，物理性质多一点，wire综合为线。 always语句，wire不可被赋值，只有reg的output类型可被赋值。reg物理综合为D触发器，或者逻辑门 cl 阅读全文

摘要： solve a before data约束的存在，随机变量a会先被赋予随机值，a为1或0的概率为1/2，接下来再为data随机变量赋随机值，其概率取决于a的值，最终保持组合的值实现均匀分布。 class transaction; rand bit a; rand bit[1:0] data; con 阅读全文

摘要： 时间实在赶得太紧，导致整个找工作状态受阻。说到底三年硕士读了什么，不可能什么也没有。说到底，华理的计算机硕士就好像一个debuff在身，让人失去很多东西。一转眼的三年就好像什么都改变了。 可是事实上我们还是应该珍惜那些已经拥有的任何关系和一个正常的方向。以免于受到每12都会到来的本命年。过去存留的情 阅读全文

摘要： 巴科斯-诺尔范式 https://bbs.eetop.cn/thread-887240-1-1.html https://www.cnblogs.com/Neo007/p/7399659.html 称为BNF，是一种典型的元语言。（元语言：用来谈论、观察和分析另一种语言的符号语言） A randse 阅读全文

摘要： 仲裁器（arbiter） https://blog.csdn.net/weixin_43727437/article/details/107159672 https://zhuanlan.zhihu.com/p/110254302 多个source源同时发出请求时，根据相应的优先级来响应哪一个sou 阅读全文

摘要： vim配置 在vimrc原配置的基础上。 gg=G 自动修正缩进 >G代码右缩进 <G代码左缩进 set nu imap <S-[> <Esc> autocmd CursorMoved * silent! exe printf('match Underlined /\<%s\>/', expand( 阅读全文

摘要： logic数据类型 logic数据类型和reg数据类型只能受到单个驱动，而wire可以受到多个驱动。 logic和reg还有点像，都能被连续赋值，门单元赋值，还有模块驱动赋值。 比较赞同：从语义上来说，SV中的logic数据类型和Verilog中的reg类型是一样的，可以互换使用，更多的是兼容wir 阅读全文

摘要： ATM信元 ATM是一种高速分组交换技术。它的基本数据传输单元是信元。信元有一个5字节的信元头和一个48字节的用户数据，它的长度是53字节。 https://zh.wikipedia.org/wiki/%E5%BC%82%E6%AD%A5%E4%BC%A0%E8%BE%93%E6%A8%A1%E5% 阅读全文

摘要： https://www.cnblogs.com/Jamesjiang/p/8933694.html https://blog.csdn.net/zhoujianjayj/article/details/116307357 1.低电平有效信号，信号后加‘_n’。输入信号：i_或者_i ; 输出信号：o 阅读全文

摘要： 仿真时间段 SystemVerilog仿真时将这个时刻划分成一个时间段。 Active（RTL设计代码活动）、Observerd（断言执行）、Reactive（验证平台执行）、Postpone（采样信号） program pragram语句块执行验证代码。将验证平台和待测设计分开。在不同时间域执行， 阅读全文

摘要： 格雷码转换 格雷码属于镜像码 always @(wptr or winc) begin: Gray_inc integer i; for(i=0; i<=ADDRSIZE; i=i+1) wbin[i]= ^ (wptr>>i); //grey to binary if (!wfull) wbnex 阅读全文

摘要： 状态机区别 https://blog.csdn.net/u014566195/article/details/122186714 输入都会影响状态转换。但是Moore多了几个状态表示一个终点，然后回到起始和产生输出。 Moore状态机∶ 在时钟脉冲的有限个门延时后，输出达到稳定。 输出会在一个完整的 阅读全文

摘要： CentOS6源配置 [base] name=CentOS-$releasever failovermethod=priority baseurl=https://vault.centos.org/6.9/os/x86_64/ gpgcheck=0 yum clean all yum makecac 阅读全文

摘要： 秒的换算 https://baike.baidu.com/item/%E7%A7%92/2924586 1s=10^3ms(毫秒)=10^6μs(微秒)=10^9ns(纳秒)=10^12ps(皮秒)=10^15fs(飞秒)=10^18as(阿秒)=10^21zm(仄秒)=10^24ym(幺秒) 时间 阅读全文

摘要： Verilog的端口类型以及端口连接规则 https://www.cnblogs.com/Ivan0506/p/15159556.html 1、模块描述时 模块描述时在模块内部对模块的端口进行描述，是从内部角度出发，因此将 input 端口看作外界引申进来的一条线，只能为 wire型变量； 同理 i 阅读全文

摘要： D触发器 https://blog.csdn.net/qq_41844618/article/details/104332949 在触发边沿到来时，将输入端D的值存入Q中. 在脉冲边沿到来之前，输入端D必须有足够的建立时间，保证信号稳定。 特性表，如上升沿 Verilog中“=”和“<=”的区别 h 阅读全文