大浪淘沙、

摘要： https://zhuanlan.zhihu.com/p/477933396 unique 在if分支语句或者case的并行语句中，确保唯一性。 if 因此当if分支出现没有else、分支语句满足多个条件时候，触发警告 unique if module unique_if; //variables 阅读全文

摘要： APB总线的版本 根据APB VIP的功能，APB3 Slave支持了PREADY、PSLERR信号。而APB2文档里未提及。 APB4又支持PPORT信号，PSTRB信号。 寄存器测试步骤 复位值检查是否符合要求； 全部写入ff值； 全部写入aa值； 全部写入55值； 所有寄存器随机写入检查。 地 阅读全文

摘要： TCL 简介 tool command language，广泛用于EDA自动化的一种脚本语言。 设置变量 set a 1 1 set b $a+1 1+1 set c [expr $b+1] 3 当TCL解释器遇到字符[时，它就会把随后的expr作为一个命令名，从而激活与expr对应的过程。 exp 阅读全文

摘要： 总体结构 Channel module 一共三个slave spec Input Output >mcdt_data(31:0) >mcdt_val(0) >mcdt_id(1:0) Interface 1. 对于driver。需要输入端口的数据clockblocking，方向为向外驱动。 2. 对 阅读全文

摘要： 纯净安装出现不满足要求的问题，但是应该是满足要求的（之前就装过win11）。 退回上一步，shift+F10打开命令行。 手动输入以下内容，禁止检查。 然后继续后续操作即可。 阅读全文

摘要： Fibnacci 题目： // 1. Design a circuit to calculate Fibonacci sequence // By definition, the Fibonacci Series of numbers are 0, 1, 1, 2, 3, 5, 8, 13, etc 阅读全文

摘要： fifo深度计算 fifo深度的计算只能是大致考虑，如果说burst传输中，两个时钟的开始边沿不一致，或者是背靠背传输过程中，读数据也存在最差的情况（而非计算过程中使用的平均速度），则fifo深度可能不太准确吧？ https://www.cnblogs.com/shadow-fish/p/13447 阅读全文

摘要： bss、data、text、heap、stack https://blog.csdn.net/petershina/article/details/45198261 bss段存放未初始化的全局变量（包括static的未初始化的全局变量）。BSS是英文Block Started by Symbol的简 阅读全文

摘要： vcs的分析 https://blog.csdn.net/zhajio/article/details/109449703 vcs执行verilog分为：分析、编译链接、运行三部分。 分析（analysis）verilog语法：vlogan。 编译（elaboration）链接：vcs 执行. 对象 阅读全文

摘要： 三分频器 https://zhuanlan.zhihu.com/p/367798872 module taa (output clk_o, input clk_i, rst_n); reg [3:0] cnt; reg clk1, clk2; assign clk_o = clk1 ^ clk2; 阅读全文

摘要： ## vcs -f adder.f -Xman=4 将所有编译的代码整合到一个文件中，生成tokens.v PLI files are not included in tokens.v. You will need to submit them separately. -Xman=4命令会生成tok 阅读全文

摘要： 仿真事件队列 VCS首先读取RTL代码，设置仿真时间t=0，然后开始仿真。 active region：执行原语、$dislpay，连续赋值assign，阻塞赋值=，非阻塞赋值的RHS（右手语句righthand statement） inactive region: #0的时间相关赋值 nonbl 阅读全文

摘要： 因为拿不到工艺库和视频资料，workshop中的软肋library_check难以安装，以及workshop的综合失败。 主题 综合RTL到门级电路，采用自顶向下，（自底向上需要考虑顶层的连接中间的寄存器），主要技术包括： 边界优化 自动打乱分组 多核优化 并行或寄存器重置时间 等等 综合的过程常用 阅读全文

摘要： 高层次的综合流程 编写RTL 创建setup文件 创建约束文件 选择合适的编译流程 写出设计数据 综合转换 综合=翻译+优化+映射 翻译：根据约束（面积、延时等），将VHDL、Verilog、SVerilog等转换为GTECH或未映射的ddc文件 优化：优化和映射，创建映射的ddc文件（包括了ver 阅读全文

摘要： UART的RTL连接 左端的uart16550为需要验的模块 验证收集内容 https://gitee.com/bai-mengwei/my_uart_tb LCR：控制读写格式的 MCR：调制解调控制寄存器 MSR：调制解调状态寄存器 断言：验证apb协议 onehot0 onehot0表示没有高 阅读全文

摘要： 版权归作者所有，任何形式转载请联系作者。 作者：Caz0096（来自豆瓣） 来源：https://www.douban.com/note/687182038/ 思えばこの世は常の住む家にあらず 草葉に置く白露、水に宿る月よりなほあやし 金谷に花を詠じ、栄花は先立つて無常の風に誘わる 南楼の月を弄ぶ輩 阅读全文

摘要： 覆盖率烹饪书 链接：https://pan.baidu.com/s/1mJIEhn3JPMZ0vXpH2fvi8Q 提取码：qtb3 白 覆盖率... 4 介绍... 5 覆盖率烹饪书... 5 覆盖率指标与流程（理论）... 6 1 覆盖率是什么... 6 1.1 可观察性和可控性... 6 1. 阅读全文

摘要： UART设计文档整理 来源：创造力电子开发网的pdf。 UART 工作于 OSI 模型的数据链路层，实际应用中，可以增加一层应用层，方便设备间的通信。 Modbus 协议是应用于电子控制器上的一种通用语言，其物理层一般使用 RS-485，使用 UART 发收数据。 帧格式 奇偶校验 异或结果是偶检验 阅读全文

摘要： UART串口校验方式（无校验、奇偶校验、固定校验） 概念 https://www.codenong.com/cs106550351/ 奇校验(ODD)：添加校验位，使得每个字节传送整个过程中bit为1的个数是奇数个。 偶校验(EVEN)：添加校验位，使得每个字节传送整个过程中bit为1的个数是偶数个 阅读全文

摘要： 断言的onehot taa: vcs -sverilog -R taa.sv 代码文件 onehot、onehot0是断言的语法，不是sv的系统函数，因此只能在property等断言代码中使用。 property需要添加clk，需要仿真时间，才能测试效果。 onehot检查是否为只有一位为1，one 阅读全文