日常记录(10)SystemVerilog

仿真时间段

SystemVerilog仿真时将这个时刻划分成一个时间段。

Active(RTL设计代码活动)、Observerd(断言执行)、Reactive(验证平台执行)、Postpone(采样信号)

 

program

pragram语句块执行验证代码。将验证平台和待测设计分开。在不同时间域执行,降低竞争。

 

完整测试平台

 

posted @ 2021-12-14 18:43  大浪淘沙、  阅读(109)  评论(0)    收藏  举报