日常记录（92）vlogan

vcs的分析

https://blog.csdn.net/zhajio/article/details/109449703
vcs执行verilog分为：分析、编译链接、运行三部分。
分析（analysis）verilog语法：vlogan。
编译（elaboration）链接：vcs
执行.

对象可以在编译时实例化

uvm

interface可包括always，而program不可

• interface是面向verilog的，program是面向SystemVerilog的

interface taa ();
    // nets
    reg d;
    reg q;
    reg clk;
    always @(posedge clk) begin
        q <= d;
    end
endinterface: taa
module tbb ();
    taa taa_inst();
    tcc tcc_inst();
endmodule
program tcc ();
    reg d;
    reg q;
    reg clk;
    /* always @(posedge clk) begin */
    /*     q <= d; */
    /* end */
endprogram: tcc