摘要：
http://www.cnblogs.com/jianyungsun/archive/2011/01/17/1937678.html 自己学习Verilog 和FPGA已经一学期了，期间自己也算是做了不少的FPGA实验，也写了一些代码，期间自己感触最深的就是当你的代码出现错误时你应改怎么快速又准确的解决这些Bug，并同时也应该想想为什么会出现这些Bug，到底是当初那些原因导致这些Bug的产生等等。 我感觉自己犯的都是很低级的错误，其实说白了就两句话： 1、永远要对你的设计的每一个细节了如指掌。 2、做好版本管理，对你的每一个修改都要有记录，本版本的主要的特点、更改的地方等。 3、认真、仔细、小 阅读全文
posted @ 2011-05-18 11:00
Hello Verilog
阅读(406)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jianyungsun/archive/2011/05/12/2044898.html1.OPENCORES.ORG这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。http://www.opencores.org/polls.cgi/listOpenCoresisaloosecollectionofpeoplewhoareinterestedindevelopinghardware,withasimi 阅读全文
posted @ 2011-05-18 10:58
Hello Verilog
阅读(968)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jianyungsun/archive/2010/12/07/1899533.html在公司里的几个月，做的项目其实不多，但是收获还是有一些，我觉得收获最大的是设计理念的改变，这也是我这段时间最想总结的，我会在后面逐渐阐述。 如对此文有疑问或想给作者提建议请给作者发email：wangdian@tom.com１/时序是设计出来的 我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出... 阅读全文
posted @ 2011-05-18 10:55
Hello Verilog
阅读(288)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/lunix/archive/2011/05/09/nonblocking_assignment.html对《Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill》一文的笔记介绍在逻辑解码的时候，两个众所周知的编码指导规则是：• Guideline: Use blocking assignments in always blocks that are written to generate combinational logic.• Guideline: Use n 阅读全文
posted @ 2011-05-18 10:46
Hello Verilog
阅读(817)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/lunix/archive/2010/12/31/rtl_coding_styles_that_yield_simulation_and_synthesis_mismatches.html1.0 简介ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGate-level仿真的不一致的几种情况。它的一个基本的判定规则是，符合以下两种情况的编码风格是坏的编码风格。 提供给HDL仿真器的关于设计的信息不能传送给综合工具 综合开关提供给综合工具的信息在仿真器中不可得 如果上犯了上两条禁忌，就会造成 阅读全文
posted @ 2011-05-18 10:41
Hello Verilog
阅读(1419)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jyaray/archive/2011/04/26/2029856.html 验证的主要目的：就是检查时间模型是否满足时间要求，是否实现了时间所需的功能。对于集成电路来说，具体就是在时间需求规定的激励下，电路是否产生了符合功能要求的输出；以及在设计需求规定的条件下，电路是否完成正常的功能。 以RTL级设计为仿真对象的前仿真，主要是验证电路的逻辑功能，信号的跳变是瞬时完成的，因此只能在功能上证明设计的正确性，而无法证明在实际电路中逻辑功能仍然正确。 门级仿真是对RTL代码综合并布局布线后生成的门级网表进行时序仿真，是引入了逻辑延时时间的仿真。在后仿真 阅读全文
posted @ 2011-05-18 10:37
Hello Verilog
阅读(486)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jyaray/archive/2010/06/04/1751781.html今天彻底无语了，一个学弟问我，从Schematic到GDSⅡ的流程是什么，我竟然答之，仿真、综合、布局布线……事后，觉得不太对，查了一下资料，那里是不太对啊，简直是一点都不对，暴寒啊，也许是自己真是好久没做IC方面的东西了。一般的IC设计流程可以分为两大类：全定制和半定制，这里我换一种方式来说明。 1.1 从RTL到GDSⅡ的设计流程： 这个可以理解成半定制的设计流程，一般用来设计数字电路。 整个流程如下（左侧为流程，右侧为用到的相应EDA工具）： 一个完整的半定制设计流程 阅读全文
posted @ 2011-05-18 10:36
Hello Verilog
阅读(1122)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jyaray/archive/2011/05/11/2043091.html完整的、详细的设计规范是验证工作的重要起点。 验证工作根据设计规范（Specification）进行，详细的Spec是RTL代码的编写工作的依据，也是验证工作的依据。当验证过程发现DUT的响应与testbench预计的不符时，需要根据Spec判断是DUT出现错误还是testbench出现错误。参数化的全局定义Register相关位及其数值的全局宏定义。reg_define.v 相关路径的全局宏定义。define_board.v 系统重要变量的显示信息。display.v 与 阅读全文
posted @ 2011-05-18 10:33
Hello Verilog
阅读(1478)
评论(0)
推荐(0)
摘要：
http://www.cnblogs.com/jianyungsun/archive/2011/01/13/1934851.html1. OPENCORES.ORG这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores is a loose collection of people who are interes 阅读全文
posted @ 2011-05-18 10:30
Hello Verilog
阅读(910)
评论(1)
推荐(0)
摘要：
Usefull website http://honyaku.yahoo.co.jp/transtext1.About machine vision and FPGA implement and accelertionhttp://www.hunteng.co.uk/support/ipbyfunction.htm2. a blog about image processinghttp://kang.blog.com/3.International Journal of Computer Visionhttp://www.informatik.uni-trier.de/~ley/db/jour 阅读全文
posted @ 2011-05-16 22:52
Hello Verilog
阅读(179)
评论(0)
推荐(0)
浙公网安备 33010602011771号