摘要: http://hi.baidu.com/xinchao628/blog/item/07e7a088a063faa70f244417.htmlThe clock tree sinks are the synchronous points of a clock tree.astro clock tree synthesis identifies the following pins as clock tree sinks..sequential cells'clock port with trigger edge information.user-defined synchronous p 阅读全文
posted @ 2011-09-17 15:29 Hello Verilog 阅读(715) 评论(0) 推荐(0) 编辑
摘要: clock uncertaintyhttp://shunlang.blogbus.com/logs/71012206.html发现以前的理解有些错误,更正一下Pre CTS:Clock Uncertainty = Clock skew + Clock jitter + MarginPost CTS:Clock Uncertainty = Clock jitter + Margin Jitter is a quantitative measure for the clock uncertainty ,it's a really clock ,output of pll.oscClock 阅读全文
posted @ 2011-09-02 08:48 Hello Verilog 阅读(1511) 评论(0) 推荐(0) 编辑
摘要: http://blog.sina.com.cn/s/blog_3cf5c5ca0100qdiy.htmlcell ( OR2_4x ) { area : 8.000 ;pin ( Y ) { direction : 2; timing ( ) { related_pin : "A" ; timing_sense : positive_unate ; rise_propagation (drive_3_table_1) { values ("0.2616, 0.2711, 0.2831,..) } rise_transition (drive_3_table_2) 阅读全文
posted @ 2011-08-06 16:40 Hello Verilog 阅读(1675) 评论(0) 推荐(0) 编辑
摘要: http://ztt2000.blog.163.com/blog/static/61523218200941894652561/耶鲁的毕业生们,我很抱歉——如果你们不喜欢这样的开场。我想请你们为我做一件事。请你好好看一看周围,看一看站在你左边的同学,看一看站在你右边的同学。 请你设想这样的情况:从现在起5年之后,10年之后,或30年之后,今天站在你左边的这个人会是一个失败者,右边的这个人,同样,也是个失败者。而你,站在中间的家伙,你以为会怎样?一样是个失败者。失败的经历,失败的优等生。 说实话,今天我站在这里,并没有看到1000个毕业生的灿烂未来。我没有看到1000个行业的1000名卓越领导者 阅读全文
posted @ 2011-08-06 13:34 Hello Verilog 阅读(492) 评论(0) 推荐(1) 编辑
摘要: http://ztt2000.blog.163.com/blog/static/61523218200941894451796/ 问题一:“请你自我介绍一下” 思路: 1、这是面试的必考题目。 2、介绍内容要与个人简历相一致。 3、表述方式上尽量口语化。 4、要切中要害,不谈无关、无用的内容。 5、条理要清晰,层次要分明。6、事先最好以文字的形式写好背熟。 问题二:“谈谈你的家庭情况” 思路:1、 况对于了解应聘者的性格、观念、心态等有一定的作用,这是招聘单位问该问题的主要原因。 2、 简单地罗列家庭人口。 3、 宜强调温馨和睦的家庭氛围。 4、 宜强调父母对自己查看更多教育的内容教育的重视。 阅读全文
posted @ 2011-08-06 12:50 Hello Verilog 阅读(1168) 评论(0) 推荐(0) 编辑
摘要: http://news.163.com/10/0416/16/64DF7OC000014AEE.html 编者按:4月16日,上海市知识产权联席会议办公室发布2009年度年上海保护知识产权十大典型案件。现对十大案件一一解读—— [案情简介] 2009年1月,上海市公安局浦东分局经侦一支队在参加区知识产权联席会议时获悉鼎芯通讯(上海)有限公司在市场上发现大量与该公司产品类似的FM芯片产品,企业面临破产的境地。 该公司怀疑是原项目研发负责人张钊锋窃取公司秘密。从鼎芯公司的举报材料看并无实质证据能认定涉嫌侵犯商业秘密。支队建议鼎芯公司做反向解剖比对鉴定,发现芯略公司的产品与鼎芯公司产品存在实质性相似 阅读全文
posted @ 2011-07-26 18:02 Hello Verilog 阅读(411) 评论(0) 推荐(0) 编辑
摘要: http://blog.ednchina.com/codeman/200831/message.aspx(1)浅淡逻辑设计的学习 学习逻辑设计首先要有项目挂靠,如果你觉得未来一段时间你都不可能有的话,接下来的内容你就没有必要再看了,花的时间再多也只能学到皮毛--很多细节的问题光写代码是发现不到的。而且要真正入门,最好要多做几个项目(这三年大大小小的项目我做有七八个),总线型的和数字信号处理型的最好都要接触一些,因为这两个方向的逻辑设计差异比较大:前者主要是控制型的,会涉及到状态机等控制逻辑;后者主要是计算型的,难点主要在对符号、浮点数转定点数、位宽等方面的处理上。第二要有好的师父。这里说的好的 阅读全文
posted @ 2011-06-30 17:26 Hello Verilog 阅读(783) 评论(1) 推荐(2) 编辑
摘要: http://hi.baidu.com/%EC%F8%CA%A61988/blog/item/e0f00a826078d7b40df4d2ce.htmlset_ideal_network用来对port,pin,net来设置ideal_network属性,所谓的ideal_network属性就是0电阻0电容+所有的cell和net都dont_touch。因此就会0转换时间,0延时,综合优化的时候不会对路径的cell和net进行优化。 注意:1.对net进行设置的时候,必须要带上no_propagate的属性,否则是加不上去的。对port和pin可以加上带也可以不带no_propagate。2.当 阅读全文
posted @ 2011-06-30 14:10 Hello Verilog 阅读(3367) 评论(0) 推荐(0) 编辑
摘要: http://www.fpga.com.cn/others/icdesign_example.htm编者按原文由小熊在线最先发表,介绍了navida公司设计图象处理芯片(GPU)的全过程,本站对文章中一些专业内容进行了修改和补充,让大家可以对大规模芯片设计的过程,以及FPGA在IC设计中的作用,有一个形象的了解。前言 人类对视觉信号天生的敏感决定了对图形处理硬件性能的渴求成了现阶段硬件产业最炙手可热的话题。 与满足听觉的音频设备相比,现在的图形处理技术水平给图形处理还留有很大的发展空间, 这就决定了这个产业的竞争充满了变数,在技术开发和市场推广策略上稍有不慎就会别别人赶超。 为了应付激烈的行业 阅读全文
posted @ 2011-06-29 08:28 Hello Verilog 阅读(613) 评论(0) 推荐(2) 编辑
摘要: http://www.cnblogs.com/Sivar/articles/1896418.html打个比方以前的高楼只有楼梯,你用惯了楼梯,进入楼道,左转直接上楼,没有任何多余的事现在有了电梯,你得先按按钮,然后等着电梯从上面下来(假设电梯在上面),然后等着开门,进去关门以后还得选择上几楼。。。如果上错了,还得重复上面的动作下到几楼。。。用了电梯以后你感觉也别扭了,不能左转直接上了,不能上错了后方便的下来了,不能。。————————————————————————————————————————————————————————————————————————————————————————— 阅读全文
posted @ 2011-05-30 23:13 Hello Verilog 阅读(1596) 评论(0) 推荐(0) 编辑