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http://blog.pfan.cn/378121200/21888.html住房公积金网站：http://www.shgjj.com 个人缴纳部分 公司缴纳部分养老保险金＝工资×8% + 工资×22.5% 医疗保险金＝工资×2% + 工资×12% 失业保险金＝工资×1% + 工资×2%住房公积金＝工资×7% + 工资×7% 月总收入、四金基数、四金个人部分、扣除四金后总数、个税、扣除个税后收入（当月纯收入）2000 2000 360 1640 39 16012500 2500 450 2050 80 19703 阅读全文
posted @ 2011-05-22 08:24
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http://blog.pfan.cn/378121200这类软件都是由PLD/FPGA芯片厂家提供，基本都可以完成所有的设计输入（原理图或HDL)，仿真，综合，布线，下载等工作。Altera公司上一代的PLD开发软件，使用者众多。目前Altera已经停止开发MaxplusII，而转向QuartusII软件平台MaxplusII学习资料下载MaxplusII BaselineAltera公司的免费PLD开发软件，界面与标准版的MaxplusII完全一样，但需要通过使用MAX+PLUSII Advanced Synthsis插件才能支持VHDL/Verilog。 该支持MAX7000/3000和 阅读全文
posted @ 2011-05-22 08:19
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http://blog.pfan.cn/378121200 1. 首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的VSS（for Vhdl）、VCS（for Verilog）Cadence的工具也就是著名的Verilog-XL和NC Verilog 2.前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工艺的库这一步的输出文件可以有多种格式，常用的有. 阅读全文
posted @ 2011-05-22 08:17
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http://blog.ednchina.com/foy/333926/message.aspx即使你正在设计的ASIC 或 SoC并非面向低功耗应用，但你仍需要熟悉低功耗设计技术，因为最新一代硅工艺技术本身就易于泄漏功耗。 要 点 在 45nm节点，泄漏的功率占IC总功耗的60%。 代工厂现在能提供多种库，每种库有多个管理电源的阈值电压。 EDA业已经划分为支持相似功耗标准的两个阵营：UPF（统一功耗格式）和CPF（公共功耗格式）。 时钟门控是最老式的技巧，而功率门控则正在快速成为低功耗设计中最热门的技术。 截止不久以前，低功耗数字 IC 设计一直是专家或专业 IC 设计者的领地。但是，大多 阅读全文
posted @ 2011-05-21 20:55
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http://www.socvista.com/bbs/viewthread.php?tid=3185&extra=page%3D1CPU是计算机的心脏，它是决定计算机性能的最重要的部件。同样CPU也是现代社会飞速运转的动力源泉，在任何电子设备上都可以找到微芯片的身影。不过能完成复杂功能的CPU确是以沙子为原料做成的，不得不惊叹于人类的智慧！Intel公布了大量图文资料，详细展示了从沙子到芯片的全过程，满足你的好奇心。简单地说，处理器的制造过程可以大致分为沙子原料(石英)、硅锭、晶圆、光刻(平版印刷)、蚀刻、离子注入、金属沉积、金属层、互连、晶圆测试与切割、核心封装、等级测试、包装上市 阅读全文
posted @ 2011-05-18 13:04
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http://www.cnblogs.com/asic/admin/EditPosts.aspx?postid=2049741 这是我昨天在回家路上的思考，观察新入职的员工，对比已经逐步成熟的员工，再考察自己的经历，结合论坛上的众生相，突然就有了这样的三种境界的认识。当然我自己觉得前两种境界应该比较精准，但是最后一种境界的总结还有欠提炼，不过在现在，已经觉得是非常贴近我的所想了。 其实还有一种境界，就是根本就没有入门，这样的人很多，别看天天编程，但是什么都没有往心里去，从来就不去进行总结和反思，这样的人是在境界之外的，所以就没有专门列入。 巧妙——这是入门后的第一阶段，这个阶段关注HDL... 阅读全文
posted @ 2011-05-18 11:30
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http://www.cnblogs.com/qiweiwang/archive/2010/10/23/1859546.html 这段时间去面试了几家公司，发现比较大的公司相对于重视基础问题。这里边又有几个问题特别的突出。他们是：同步时钟设计、亚稳态、异步FIFO。可以说，这些个问题要是弄清楚了，就至少满足了技术方面1/3的要求，另外的2/3是什么，我就说不清楚了。又有人发了竞争冒险毛刺的问题，不过，对于采用同步设计方法的系统，这些问题一般不会遇到。下面就谈谈我对这些问题的看法，要是你觉得看这些东西觉得类似一堆狗屎，那么恭喜你，你面试成功的机会增加了1/3；要是你你觉得阿，什么样的牛人拉了一堆 阅读全文
posted @ 2011-05-18 11:18
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http://www.cnblogs.com/qiweiwang/archive/2010/11/23/1885358.htmlCliff Cummings大师的公开论文，他本身是Verilog standard制定成员之一，这里有他所有发表的paperhttp://www.sunburst-design.com/papers/学习Verilog的利器，世界顶级的Verilog培训资料ilinx 2010电子设计竞赛培训(第一部分) http://www.61eda.com/Soft/Xilinx/Document/201009/5327.htmlXilinx 2010电子设计竞赛培训(第二部 阅读全文
posted @ 2011-05-18 11:16
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http://www.cnblogs.com/god_like_donkey/archive/2010/04/16/1713821.html1. OPENCORES.ORG 这里提供非常多，非常好的PLD了内核，8051内核就可以在里面找到。进入后，选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores is a loose collection of people who are in 阅读全文
posted @ 2011-05-18 11:04
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http://www.cnblogs.com/jianyungsun/archive/2011/01/17/1937678.html 自己学习Verilog 和FPGA已经一学期了，期间自己也算是做了不少的FPGA实验，也写了一些代码，期间自己感触最深的就是当你的代码出现错误时你应改怎么快速又准确的解决这些Bug，并同时也应该想想为什么会出现这些Bug，到底是当初那些原因导致这些Bug的产生等等。 我感觉自己犯的都是很低级的错误，其实说白了就两句话： 1、永远要对你的设计的每一个细节了如指掌。 2、做好版本管理，对你的每一个修改都要有记录，本版本的主要的特点、更改的地方等。 3、认真、仔细、小 阅读全文
posted @ 2011-05-18 11:00
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