Verilog & FPGA 个人经验总结

http://www.cnblogs.com/jianyungsun/archive/2011/01/17/1937678.html

　　自己学习Verilog 和FPGA已经一学期了，期间自己也算是做了不少的FPGA实验，也写了一些代码，期间自己感触最深的就是当你的代码出现错误时你应改怎么快速又准确的解决这些Bug，并同时也应该想想为什么会出现这些Bug，到底是当初那些原因导致这些Bug的产生等等。

　　我感觉自己犯的都是很低级的错误，其实说白了就两句话：

　　1、永远要对你的设计的每一个细节了如指掌。

　　2、做好版本管理，对你的每一个修改都要有记录，本版本的主要的特点、更改的地方等。

　　3、认真、仔细、小心的完成你的每一个步骤，只有这样才能减少那些低级错误的发生，很多时候这些低级错误会让你浪费大量的时间。

　　4、要时刻清楚你的代码的时序，不要用“试"的方法来完成你的设计，华为有句话：时序是设计出来的，不是试出来的。

　　5、当修改你的代码时，要严格检查是否所有根这块有关的地方你都已经改过了。

　　6、当玩成一个大点的模块时，要一点一点来，要保证最基本的是模块式正确的之后在进行其他的功能的扩充，不可急功近利，要戒骄戒躁。

　　7、要将自己的精力都放在你的代码上，只有这样你才能提高你写代码的效率。

　　(这只是自己的一时感慨，因为犯了太多的错误，浪费了太多的时间在纠错上面，所以写点东西发泄一下）