Sasha.Xu - 博客园

2015年8月14日

数码管一些列功能的verilog实现

摘要：将数码管各段发光元件的正极连在一起称为共阳数码管，且该共点击链接电路电源的正极，而各段的负极连接驱动电路。它适用于低电平有效的驱动电路，当某段的驱动电平为低电平时，该段发亮；将数码管各段发光元件的负极连在一起称为共阴数码管，且该电平连接电源的负极，而各段元件的正极驱动电路，它适用于高电平有效的驱动电路，当某段的驱动电平为高电平，该段发光。 1.数码管的动态显示驱动多位数码管需要动态扫描显示，假... 阅读全文

posted @ 2015-08-14 20:52 Sasha.Xu 阅读(4822) 评论(0) 推荐(0) 编辑

2015年8月12日

PWM控制灯亮暗的verilog实现

摘要： PWM的全称为Pulse-Width Modulation(脉冲宽度调制），即调节脉冲的占空比。当输出的脉冲频率一定时，输出的脉冲占空比越大，相当于输出的有效电平越大，这样也就简单实现了由FPGA来控制模拟量。设计原理框图：按键消抖，首先采用状态机实现，用状态机做键盘消抖，很好用，不必等待延时，当检测到有按键按下或弹起时能发出相应的键盘消息。设置状态机有 4中状态，A0,A1,A2,A3状态... 阅读全文

posted @ 2015-08-12 15:57 Sasha.Xu 阅读(1709) 评论(0) 推荐(0) 编辑

2015年8月11日

花样流水灯的verilog实现

摘要： LED(Light emitting diode)发光二极管将电能转化为可见光，正向电压导通，反向电压截止。对于该板子，二极管用低电压导通，其实验原理图为：所谓流水灯，即让LED像水一样的点亮，从左向右依次点亮，最右位点亮后，再从左向右移动。以下是以移位方式实现的verilog代码： module led( clk, //50M时钟输入 re... 阅读全文

posted @ 2015-08-11 19:25 Sasha.Xu 阅读(2501) 评论(0) 推荐(0) 编辑

2015年8月9日

多路选择器，加法器原理及verilog实现

摘要： 1.数据选择器是指经过选择，把多个通道的数据传到唯一的公共数据通道上。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。本例程以四选一数据选择器(电平触发）为例。四选一数据选择器书堆 4 个数据源进行选择，使用量为地址 A1A0 产生 4 个地址信号，由 A1A0 等于“00” 、 “01” 、 “10” 、 “11”来选择输出，真值表如下：对应的verilog... 阅读全文

posted @ 2015-08-09 21:15 Sasha.Xu 阅读(7321) 评论(0) 推荐(0) 编辑

2015年8月7日

寄存器，移位寄存器的电路原理以及verilog代码实现

摘要：寄存器：用以存放二进制代码的电路，下图为由维特阻塞D触发器组成的4位数码寄存器：逻辑功能分析： 1.异步端CR置0时，输出置0； 2.同步并行置数：D0~D3为4个输入代码，当CP上升沿到达时，D0~D3被同时并行置入。 3.在置数端为1，CP端为0时，保持不变。 2.移位寄存器：具有存放数码和使数码逐位右移或左移的电路称为移位寄存器。移位寄存器按照不同的分类方法可以分为不同的类型。如果... 阅读全文

posted @ 2015-08-07 19:00 Sasha.Xu 阅读(16268) 评论(0) 推荐(0) 编辑

2015年8月6日

8-3编码器，3-8译码器的verilog实现

摘要：在数字系统中，由于采用二进制运算处理数据，因此通常将信息变成若干位二进制代码。在逻辑电路中，信号都是以高，低电平的形式输出。编码器：实现编码的数字电路，把输入的每个高低电平信号编成一组对应的二进制代码。设计一个输入为8个高电平有效信号，输出代码为原码输出的3位二进制编码器。化简逻辑表达式：由逻辑表达式可以得出，普通的8-3编码器用或门即可实现。对应的verilog程序如下： module m... 阅读全文

posted @ 2015-08-06 22:17 Sasha.Xu 阅读(17480) 评论(3) 推荐(1) 编辑

2015年8月5日

计数器的原理，设计及verilog实现

摘要：若计数器由n个触发器组成，则计数器的位数为n,所能计数的最大模数为2的n次幂。以下为同步二进制加法计数器电路; 驱动方程：状态图状态方程（此时的Q0，Q1为上一次状态值）：下例是同步4位2进制计数器的设计：该计数器具有异步清零，同步置数的功能，具有时钟端：clk;置数端：s;清零端：r；使能端：en;置数端: d[3:0];输出端：q [3:0];进位端：co。 module count... 阅读全文

posted @ 2015-08-05 22:06 Sasha.Xu 阅读(3705) 评论(0) 推荐(0) 编辑

2015年8月4日

基于verilog的分频器设计（半整数分频，小数分频：下）

摘要：第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模n的计数，在计数到n-1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计... 阅读全文

posted @ 2015-08-04 21:57 Sasha.Xu 阅读(5145) 评论(0) 推荐(1) 编辑

2015年8月3日

基于verilog的分频器设计（奇偶分频原理及其电路实现：上）

摘要：在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率太高）进行分频。分频器主要分为奇数分频，偶数分频，半整数分频和小数分频，在对时钟要求不是很严格的FPGA系统中，分频器通常都是通过计数器的循环来实现的。偶数分频：假设为N分频，由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。... 阅读全文

posted @ 2015-08-03 22:29 Sasha.Xu 阅读(20954) 评论(0) 推荐(0) 编辑

2015年8月2日

初识QuartusII 9.0（破解，半加器的仿真，综合：下）

摘要：完成波形的随机设置（A,B任意给定高低电平即可,只是当作测试信号)，选择任务栏Assignments【Setings】,设置Simulation mode为functional,其余保持不变点击ok。点击进行编译，点击进行功能仿真，波形如下所示。选择波形，查看Task栏目里RTL级，点击可以生成基于该波形的电路结构，通过查看该电路，验证verilog程序是否满足要求，若不满足，在打开.v文件... 阅读全文

posted @ 2015-08-02 20:43 Sasha.Xu 阅读(1347) 评论(0) 推荐(0) 编辑