2015年8月5日

计数器的原理,设计及verilog实现

摘要: 若计数器由n个触发器组成,则计数器的位数为n,所能计数的最大模数为2的n次幂。以下为同步二进制加法计数器电路; 驱动方程:状态图 状态方程(此时的Q0,Q1为上一次状态值): 下例是同步4位2进制计数器的设计:该计数器具有异步清零,同步置数的功能,具有时钟端:clk;置数端:s;清零端:r;使能端:en;置数端: d[3:0];输出端:q [3:0];进位端:co。 module count... 阅读全文

posted @ 2015-08-05 22:06 Sasha.Xu 阅读(4680) 评论(0) 推荐(0)

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