如何在SystemVerilog中手动设置随机化seed
可以产生受约束的随机激励是sv验证语言中最主要的feature，这里有一个常常会被验证工程师忽视的问题，就是随机化种子（seed）。我们知道，用verilog里面的$random或者sv里面的$urandom产生的都只是伪随机数，也就是说，如果不改变seed，每次仿真产生的随机数都一样。sv的受约束...
第1章 计算机系统漫游(下) --- 《深入理解计算机系统》笔记
1.5 高速缓存1.6 形成层次结构的存储设备1.7 操作系统管理硬件1.8 利用网络系统和其他系统通信1.5 高速缓存 根据机械原理：较大的存储设备要比较小的存储设备运行的慢，而快速设备的造价远高于低速同类设备。 比如说，一个典型系统上的磁盘驱动器可能比主存大100倍，但对处理器而言，从磁盘驱动器...
C语言中关键字auto、static、register、const、volatile、extern的作用
关键字auto、static、register、const、volatile、extern这些关键词都是c++基础知识，我整理了一下，希望对新学的朋友们有用：(1)auto 这个这个关键字用于声明变量的生存期为自动，即将不在任何类、结构、枚举、联合和函数中定义的变量视为全局变量，而在函数中定义的变量...
Verilog学习手记一
Verilog学习手记一数字设计的流程如下：设计输入（Verilog语言描述系统） 前仿真（验证设计系统的功能） 编译和综合（把设计的各个部分翻译成一个中间格式，再把所有部分连接起来，生成对应的逻辑，然后再目标硬件上布局布线，生成时序信息） 后仿真（考虑时序信息，修改设计） 生成硬件电路所谓的寄存器...