2024年4月13日

摘要: 模板-V1 模型功能 描述场景所需的阶段 按照阶段编写需要实现的驱动 组织各个驱动完成阶段的映射 搭建完成一个简易的仿真系统 模型框图 阶段的划分原理 实现步骤 场景的主任务 主任务负责时间线,可以串行或者并行地运行各个阶段 各个阶段在主任务中选择性运行,以模拟实际运行场景 场景的阶段任务 每个阶段 阅读全文

posted @ 2024-04-13 22:28 绿叶落秋风 阅读(3) 评论(0) 推荐(0) 编辑

2024年4月9日

摘要: 模板-V1 模型功能 建立场景的概念 实现场景的信号传输 明确场景的描述内容 模型框图 场景与实际情况的对应 实现步骤 场景的概念 场景是仿真针对的情况的一种综合描述 一般仿真场景和实际场景相对应,且由简单到复杂分布 比如,从最理想的数据模型,到引入随机数的干扰模型,再到最后的实际场景采集数据的模型 阅读全文

posted @ 2024-04-09 23:14 绿叶落秋风 阅读(3) 评论(0) 推荐(0) 编辑

2024年4月7日

摘要: 模板-V1 模型功能 将视频传输中的数据导入到总线上,方便后续的处理和拓展 模型框图 video_interface.sv `include "../public_files/public_macro.svh" interface video_interface; logic clk; logic 阅读全文

posted @ 2024-04-07 21:56 绿叶落秋风 阅读(12) 评论(0) 推荐(0) 编辑

2024年4月5日

摘要: 模板-V1 模型功能 输入视频总线 输出视频总线 将RGB24数据转化为灰度数据 模型框图 控制模型 实现步骤 源码编写 未经仿真的原始代码 `timescale 1ns / 1ps /* */ //////////////////////////////////////////////////// 阅读全文

posted @ 2024-04-05 14:18 绿叶落秋风 阅读(2) 评论(0) 推荐(0) 编辑

2024年4月3日

摘要: 模板-V1 模型功能 system verilog和verilog的区别:引入面向对象编程,类似C和C++的区别 system verilog的应用范围:硬件描述、系统仿真、系统验证 system verilog的使用方法:按照UVM或者其他验证方法学进行系统级仿真及验证 模型框图 system v 阅读全文

posted @ 2024-04-03 21:41 绿叶落秋风 阅读(8) 评论(0) 推荐(0) 编辑

2024年4月2日

摘要: 模型功能 FPGA的运行是并行的 FPGA的串行依赖状态机 FPGA的并行依赖流水线 FPGA的大规模设计依赖精确设计 模型框图 FPGA是并行的系统,所有的代码同时运行,这是FPGA高效的根本所在 实现步骤 FPGA的并行特性 和一般意义上的高级语言不同,verilog更多地是低级语言特性 这一点 阅读全文

posted @ 2024-04-02 21:14 绿叶落秋风 阅读(2) 评论(0) 推荐(0) 编辑

2024年4月1日

摘要: 模型功能 verilog的文件和module是一一对应的关系 verilog支持include,也就是可以使用头文件vh verilog的文件在工程模式下自动更新调用 文件的层次划分可以按照逻辑结构进行展开 模型框图 略 实现步骤 文件与模块同名 虽然一个文件可以放入多个模块 但是这种结构不利于工程 阅读全文

posted @ 2024-04-01 21:06 绿叶落秋风 阅读(3) 评论(0) 推荐(0) 编辑

2024年3月31日

摘要: 模型功能 使用ILA观察信号 观察变量的转化 触发信号的设立 ILA调试状态机的编写 VIO的手动控制 模型框图 ila_0 u_ila_0( .clk(clk), .probe0(probe_0) ); 实现步骤 ILA调试核的使用 直接调用该IP核,可以实现一个在线逻辑分析仪的功能 ILA核的设 阅读全文

posted @ 2024-03-31 15:27 绿叶落秋风 阅读(1) 评论(0) 推荐(0) 编辑

2024年3月30日

摘要: 模型功能 module的引用保证了模块可以进行层次划分,从而形成分级处理逻辑 task的作用是提取某一部分的逻辑,用于简化模块的过程描述 两者都是实现了逻辑压缩,用于增加代码的可读性 模型框图 //module A design module A( ); endmodule //module A u 阅读全文

posted @ 2024-03-30 20:55 绿叶落秋风 阅读(9) 评论(0) 推荐(0) 编辑

2024年3月29日

摘要: 模型功能 always实现时序逻辑 assign实现组合逻辑 两者共同构成数字系统 模型框图 reg r_A; wire w_A; always@(posedge clk) begin if(!i_rst_n) begin r_A <= 1'b0; end else begin r_A <= ~r_ 阅读全文

posted @ 2024-03-29 23:05 绿叶落秋风 阅读(6) 评论(0) 推荐(0) 编辑