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摘要： 在quartusII设置文件（.QSF）中储存设置QuartusII工程文件（.QPF）QuartusII默认文件（.QDF）QuartusII设置文件（.QSF）Synopsys设计约束（.QDC）-保持时序约束压缩的QuartusII档案文件（.QAR）存档活动日志（.QARLOG）Project -- Archive进行存档QuartusII宏功能-Altera专用宏功能（以'ALT'开头）-参数化模块库（LPM）SDC格式，TimeQuestwSDC网表术语cell 器件构建模块（例如，查找表，寄存器，嵌入式乘法器，存储器模块，I/O，单元，PLL等）Pin Cell的 阅读全文

摘要： 在ModelSim文件中.vo文件也是verilog语言描述的..sdo文件实际上芯片之间布线的延时文件,在布线时每个连接线之间的延时.包括器件的延时信息.D:\altera\11.1sp2\quartus\eda\sim_lib加载库文件,比如使用cyclone系列的器件，那就要使用cyclone_atoms.v。如果使用ALTERA的ip核，那么还需要使用altera_mf.v文件。如果altera的ip核中包括了用户的原语，还需要加入220model.v文件。以上对应的verilog HDL语言的库文件，同时使用VHDL语言的库文件后缀为.VHD。在实际的应用中的数据量很大，使用传统的方 阅读全文

摘要： 初学者建议看基本中文的教材，这样方便上手（1）《EDA技术使用教程-Verilog（第四版）》潘松 黄继业，科学出版社国内Verilog经典教材，杭电人民首批试用，由杭电老师（康芯http://www.kx-soc.com/）编著，是初学Verilog理论不错的好书。（2）《深入浅出玩转FPGA》吴厚航 北京航空航天大学出版工程师项目实战演习的案例分析，更具实践价值。（3）《Verilog 数字系统设计教程》夏宇闻 北京航空航天大学出版理论价值相当雄厚，涵盖了Verilog所有领域，包括CPU的设计等。（4）《fpga prototyping by verilog examples》、《fpg 阅读全文

摘要： 以下内容选自郭天祥的书籍:串行通信方式：串行通信的必要过程：发送时，要把并行数据变成串行数据发送到线路上去，接受时，要把串行信号再变成并行数据，这样才能被计算机及其他设备处理。串行通信又有两种方式:异步串行通信和同步串行通信。异步串行通信方式：同步串行通信：TTL和RST232电平的转换：波特率与定时器初值的关系：也就必定很高。串行口结构描述：方式1的编程和实现： 阅读全文

摘要： 以下程序择晶振为12MHz时钟i周期为晶振的倒数，位1/f(晶振)，机器周期为时钟周期的12分频，即为12*1/f(晶振)，故12MHz的机器周期为1us定时器1/0 ORG 0000H ;复位入口地址 AJMP START ;熟记长跳转和短跳转的区别:跳转时有范围的 LJMP MAIN ORG 001BH ;T1中断服务程序入口地址,若要实现T0中断，则地址改为000BH AJMP TIME1 ORG 0030H ;主程序STAR... 阅读全文

摘要： 以下内容参考郭天祥的书籍:EA：全局中断允许位，要想打开任何中断，EA都必须为1.然后再允许某个特定的中断。ES：串行口中断允许。ES=1时，串口接收或者发送完成数据以后会引起中断（TI=1，或者RI=1）ET1:定时计数器1中断允许。ET1=1时，当定时计数器1计数满，溢出后引起中断，可在中断函数中处理定时器。EX1：外部中断1允许位。EX=1时，外部条边沿（或者电平）中断信号来后，会引起外部中断，可在外部中断函数中处理事件。ET0/EX0功能跟上面一样，只是换了个定时器或者外部中断。　PS：串行口中断优先级控制位。PS=1设定串行口为高优先级中断；PS=0为低优先级中断。PT1：T1中断优 阅读全文

摘要： 以下程序择晶振为12MHz时钟i周期为晶振的倒数，位1/f(晶振)，机器周期为时钟周期的12分频，即为12*1/f(晶振)，故12MHz的机器周期为1us定时器1/0 /******************************************************************************/#include <reg52.h> //头文件调用，写程序时都要加上，#define uint unsigned int //宏定义，为了后面定义变量书写简便#define uchar unsigned charuchar mm=0; ... 阅读全文

摘要： 89C51单片机结构框图1、一个8位 的微处理器CPU。2、片内数据存储器(RAM128B/256B）:用以存放可以读/写的数据，如运算的中间结果、最终结果以及欲显示的数据等。3、片内4kB程序存储器Flash ROM（4KB）:用以存放程序、一些原始数据和表格。4、四个8位并行I/O（输入/输出）接口 P0~P3:每个口可以用作输入，也可以用作输出。5、两个或三个定时/计数器:每个定时/计数器都可以设置成计数方式，用以 对 外部事件进行计数，也可以设置成定时方式，并可以根据计数或定时的结果 实现计算机控制6、一个全双工UART的串行I/O口:可实现单片机与单片机或其它微机之间串行通信。7、片 阅读全文

摘要： 原文：http://wenwen.soso.com/z/q207451784.htmaltium designer 怎么才能不经过原理图直接在空白pcb上加封装然后画线？我现在直接打开新的pcb，然后添加封装，但是画线的时候两个焊孔之间不能连线。应该是网络表没连接，然后就不能直接连，我想知道怎么才能解决这个问题？对于你的这种想法，如果是复杂点的PCB，建议还是画下SCH，这样的好处就不说了，如果PCB只有几个元件，那么我觉得可以用这种方法，但也要有一定的功力，否则也会出错；想不画原理图，直接进行布线，往往是很多初学者最想知道的，但是这也一定不是初学者能学到的。因为你买的书，都是按画PCB的流程 阅读全文

摘要： 1、 AD制板流程先设计原理图，确定封装，设定板子边框，导入网表，布局，设置布线规则，布线，铺铜，DRC规则检查，打印输出 ，电源线要尽量粗一点， 因为要通过的电流比较大，地线也要粗点。电源在外面，容易接线，高频在里面，低频在外面防干扰，地线最好覆铜模拟信号要和数字信号格里，防止干扰线拐角最好是圆弧型的，防止尖端放电，100mil=2.54mm.原理图部分在原理图绘图窗口，Design 菜单下，Make Schematic Library 生成原理图库，Make Intergrated Library 生成集成库，放置总线来放置总线，点击Place BUS，画出一段总线见右图。根据最下面提示， 阅读全文

摘要： 举个简单的例子来说吧，做点阵的集成库：前面傻瓜式建工程省了，效果如图所示：点击Didong.SchLib在原理图做出如下步骤：首先点击Rectangle，其次点击pin添加引脚Place菜单下选择Pin放置引脚，按键盘上的空格键即可选择引脚方向，按Tab键即进入属性设置。按住键盘上的ctrl键再滚动鼠标滑轮即可放大缩小图纸得到的效果图为其中要提的是怎么添加封装呢？其一：其二：左边点击edit出现如图的右边的图示，其中Deignator一般定义为U?，还有最右边的是Add添加另一种封装的方法。完成后的效果如图： 阅读全文

摘要： 以下大部分内容摘自VerilogHDL扫盲篇：学习VerilogHDL语言不像学习一些高级语言，对于高级语言来说它们已经是完成品了，其外它们还有很多被隐藏的指令，这些好处无疑是减轻了学习者的负担。相反的VerilogHDL语言既是完成品，既不是完成品，就是因为它太自由了... 所以往往会让学习者感到疑惑，很疲惫和浮躁（我不学了！）。学习VerilogHDL语言需要一段过渡期的，快则半年，普通则1~2年，慢则很多年。即使经过了过渡期这也不表示已经掌握VerilogHDL语言了。所以呀朋友，希望你们可以沉住气，“欲速则不达”这是老祖先的智慧，它非常适合用在学习VerilogHDL语言的路上。Ver 阅读全文

摘要： 在altium打开page setup，按如下设置，注意打圈的是调整打印机位置的，若电脑显示的是右边，则打印出来的则是左边，当有一张新的菲林纸时一般我们设置Horzontal为200，Vertical为100。注意了，portrait和landscape打印时是不一样的，一般我们选择landscape，上面的数值也是针对ladnscape的之后再file-print preview 点击如图所示添加如下圈内的层注意了，因为在top内画pcb的，所以要添加，如果是bottom画的就添加bottom的层，multi-layer是多层，如焊盘，过孔等，keyout-layer是隔离层，keyoutl 阅读全文

摘要： Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。Introduction使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)實際使用SignalTap II時，會發現有些reg與wire可以觀察，有些又無法觀察，在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II 阅读全文

摘要： Abstract邊緣檢測電路(edge detection circuit)是個常見的基本電路。Introduction使用環境：Quartus II 7.2 SP3所謂的邊緣檢測，簡單的說就是判斷前一個clock的狀態和目前clock狀態的比較，若由0變1，就是上升沿檢測電路(posedge edge detection circuit)(又稱上緣微分電路)，若是由1變0，就是下升沿檢測電路(negedge edge detection circuit)(又稱下緣微分電路)，若上升沿與下升沿都要檢測，就是雙沿檢測電路電路(double edge detection)。上升沿檢測電路(pose 阅读全文