VerilogHDL扫盲
摘要：
以下大部分内容摘自VerilogHDL扫盲篇：学习VerilogHDL语言不像学习一些高级语言，对于高级语言来说它们已经是完成品了，其外它们还有很多被隐藏的指令，这些好处无疑是减轻了学习者的负担。相反的VerilogHDL语言既是完成品，既不是完成品，就是因为它太自由了... 所以往往会让学习者感到疑惑，很疲惫和浮躁（我不学了！）。学习VerilogHDL语言需要一段过渡期的，快则半年，普通则1~2年，慢则很多年。即使经过了过渡期这也不表示已经掌握VerilogHDL语言了。所以呀朋友，希望你们可以沉住气，“欲速则不达”这是老祖先的智慧，它非常适合用在学习VerilogHDL语言的路上。Ver 阅读全文
posted @ 2012-04-19 14:28
zhliao
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