随笔分类 - Verilog IP
分享经过仿真、FPGA测试的高质量IP，以及基于这些IP的解决方案
摘要：DFX 动态重构的概念和实现 背景介绍 本文内容当前仅限于XILINX或者和XILINX具有相同结构的FPGA器件。 FPGA 技术提供了在现场进行编程和重新编程的灵活性，而无需通过重新制造流程来实现设计修改。动态功能交换（Dynamic Function eXchange, DFX）将这种灵活性提
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摘要：XILINX FPGA局部重构的一些关键概念和方法-bitstream Bitstream 类型定义 (ug909) 在进行局部重构设计时，bitstream 分为如下类型： • Full Configuration Bitstreams • Partial Bitstreams • Blankin
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摘要：✅ Xilinx（AMD）7 系列 FPGA 的配置机制 🧩 核心概念 FPGA 是“空白”硬件，必须通过加载bitstream（比特流）文件来定义其功能。 Bitstream 是一个二进制文件，包含所有逻辑、互连和 I/O 的配置信息。 配置数据存储在 CMOS 配置锁存器（CCL）中，属于 S
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摘要：https://www.cnblogs.com/xingce/p/18767054 25G 光纤 板子有2个SFP+的光纤接口，最大支持25G速率，使用ibert 进行验证，SFP在BANK227的GTY 接口。 ibert 配置如下： 测试 测试符合预期，确认了SFP的具体位置 和 支持的速率，为
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摘要：Hello-FPGA info@hello-fpga.cOM 8xCXP相机采集系统介绍 目录 1 系统概述 4 2 硬件架构 5 2.1 FPGA处理单元 5 2.2 CXP接口层 6 2.3 CXP相机说明与使用要求 7 2.4 SSI控制器板 8 3 FPGA方案 9 3.1 FPGA实现 9
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摘要：Hello-FPGA info@hello-fpga.cOM 串口通信接口标准 RS232、RS422、R485 目录 串口通信接口标准 4 1 RS232 4 1.1 引言 4 1.2 协议原理 4 1.3 电平标准 5 1.4 应用场景 5 1.5 优缺点 6 1.5.1 优点 6 1.5.2
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摘要：在Xilinx FPGA设计中，IOB=FORCE是一个与输入输出块（IOB）相关的属性设置。这个设置主要用于控制逻辑是否被推入到IOB（Input/Output Block）中，即FPGA芯片边缘的I/O引脚附近的专用硬件资源。使用IOB属性可以帮助优化信号路径，减少延迟，特别是在对时序要求严格的
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摘要：Verilog 轻量化开发环境 背景 笔者常用的开发环境 VIAVDO, 体积巨大，自带编辑器除了linting 能用，编辑器几乎不能用，仿真界面很友好，但是速度比较慢。 Sublime Text, 非常好用的编辑器，各种插件使用verilog 非常方便，可以自动补全、生成调用、linting等；
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摘要：组合逻辑电路 组合逻辑电路是数字电子学中一类基本的电路类型，它由一系列逻辑门组成，用于实现特定的逻辑功能。与时序逻辑电路不同，组合逻辑电路的输出完全取决于当前的输入信号，而不受之前输入的影响。换句话说，组合逻辑电路没有记忆功能，输出仅由当前时刻的输入决定。 组合逻辑电路的基本特点： 无记忆性：输出只
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摘要：System Generator 流程 工具包： VIVADO 2017.3 Matlab 2017a 图 1‑1 system generator 版本要对应才能打开 新建simulink 打开system generator, 创建simulink 文件 图 1‑2 创建simulink文件 添
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摘要：verilog signed to unsigned offset binary 背景 有符号数据的最高bit 是 符号位，通常有符号数据都用补码来表示。补码就是该数绝对值的原码取反 再加1 得到，取补码的原因是为了把减法操作变成加法操作，便于电路实现。 但是在HDL语言中处理有符号数据比较麻烦，H
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摘要：原因 在需要观测、调试FPGA内部逻辑时，2个工具ILA和VIO是非常有用的工具，ILA是内部逻辑分析仪，用于分析信号 抓取波形，VIO是虚拟IO，用于手动修改FPGA内部变量，可以大大方便调试。 https://docs.amd.com/r/en-US/ug908-vivado-programmi
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摘要：说明 I2C 在总线上支持N-2-N，因此需要用地址来区分设备。 一次完整的传输，总是START起始信号之后紧跟设备地址和读写标志。 设备地址 那么设备地址如何查看和定义的呢？ 设备地址对应 第一个BYTE的 BIT7-BIT1, BIT 0对应读写标志 I2C协议规定，除了 0000 XXX和 1
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摘要：FPGA DNA DNA 是 FPGA 芯片的唯一标识， FPGA 都有一个独特的 ID ，也就是 Device DNA ，这个 ID 相当于我们的身份证，在 FPGA 芯片生产的时候就已经固定在芯片的 eFuse 寄存器中，具有不可修改的属性。在 xilinx 7series 和 7series
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摘要： 什么是IDCODE Xilinx FPGA Device ID Register ,用于标识芯片具体型号。 7 series devices have a 32-bit identification register called the IDCODE register. The IDCODE
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摘要：首先科普一下 什么是bitstream文件 FPGA比特流（bitstream）是一种用于配置可编程逻辑器件的数据格式，特别是现场可编程门阵列（FPGA）。比特流包含了硬件逻辑电路、路由信息以及芯片上寄存器和存储器（如查找表LUT）的初始值。通常认为比特流具有厂商特定的格式，因此很难反向工程或理解其
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摘要：起因 在一个新的XILINX XCKU040 FPGA 设计中,SPI支持X8模式，此时BIT生成约束如下： # the hardware support spix8, will boot faster from flash #set_property BITSTREAM.CONFIG.SPI_BU
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摘要：这里涉及商业IP的部分文字资料，如有侵权，请联系删除。 当前只说明基础测试，更多测试待后续更新。 NVME HOST IP IP特性 范例截图 ZCU106测试 使用ZCU106 HPC0 接口 + FMC Drive NVME接口子卡，NVME使用三星980 测试日志 Entering Main
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摘要：proc_sys_reset 模块时序 下面为仿真时序，这里做一个record , 后面有使用问题可以参考该时序； 点击查看代码 module test( ); bit slowest_sync_clk; bit ext_reset_in; bit aux_reset_in; bit mb_debu
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摘要：Hello-FPGA ZYNQ 设计开源啦！ 开源ZYNQ核心板 + 底板 硬件设计、软件设计，软件设计使用裸机演示，演示了如何使用AXI DMA等关键dma 模块 欢迎加QQ 讨论 947559581 https://github.com/Hello-FPGA 核心板结构 硬件实物
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