Verilog IP - 随笔分类(第2页) - Hello-FPGA

CoaXPress 2.0 FPGA 4 Channel Host and Device FMC Card User Manual

摘要：Hello-FPGA CoaXPress 2.0 FMC Card User Manual 4 1 CoaXPress 简介 4 2 CoaXPress 4R FMC 5 2.1 硬件特性 5 2.2 框图说明 7 2.3 电源监测 8 3 CoaXPress 4T FMC 9 3.1 硬件特性 9 阅读全文

posted @ 2023-09-27 10:36 Hello-FPGA 阅读(1424) 评论(0) 推荐(0)

CoaXpress downlink数据解析方法

摘要：## 什么是downlink数据 downlink指的是相机传输到host采集卡的高速链路，其中包含了如下类型的数据： 1、Stream Data 2、Trigger Ack, Trigger； 3、Ack (reply data)； 4、Event, Heartbeat ![](https://i 阅读全文

posted @ 2023-06-12 23:02 Hello-FPGA 阅读(919) 评论(0) 推荐(1)

Xilinx GTH 简介，CoaXpress FPGA PHY 部分

摘要：## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型，本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异；GTH 最低速率在500Mbps，最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 阅读全文

posted @ 2023-06-11 22:01 Hello-FPGA 阅读(5606) 评论(1) 推荐(0)

CoaXPress 协议的CRC及其具体实现

摘要：CoaXPress CRC 在CXP协议中，CRC用在stream packet和control packet中，用于指示数据是否错误，如果是control packet， device发现CRC错误后应该给出CRC错误的回应。下表是回应的packet格式，在高速数据链路downconnectio 阅读全文

posted @ 2023-05-23 09:59 Hello-FPGA 阅读(975) 评论(0) 推荐(1)

SUB-LVDS 与LVDS 互联

摘要：SUB-LVDS 与 LVDS介绍电气规范今天有同学问SUB-LVDS输出是否能接到LVDS输入上，以前没用过SUB-LVDS，一起学习一下。 Sub-LVDS is a differential low-voltage standard that is a subset of LVDS, an 阅读全文

posted @ 2023-05-11 10:55 Hello-FPGA 阅读(3187) 评论(0) 推荐(0)

AD7793 ADC FPGA控制逻辑实现

摘要：AD7793简介 https://www.analog.com/media/en/technical-documentation/data-sheets/AD7792_7793.pdf 特点如下，有16bit和24bit 2个版本可选，使用4线制SPI接口：控制ADC 现在要用xilinx FPG 阅读全文

posted @ 2023-02-07 16:50 Hello-FPGA 阅读(1046) 评论(1) 推荐(0)

LTC2440串行SPI通讯时序

摘要：LTC2440 简介我们使用4-wire SPI接口按照时序图上的描述，SDO是在SCLK的下降沿更新数据，那么FPGA接收端就应该在上升沿采集数据。实际测试发现SDO数据相对于SCLK延迟了60ns，导致采集数据错误 so, what happened? 检查原理图发现，ADC SPI与FP 阅读全文

posted @ 2023-01-28 17:13 Hello-FPGA 阅读(463) 评论(0) 推荐(0)

AXI MCDMA 仿真与工作流程分析

摘要：说明关于背景知识，可以先看 https://www.cnblogs.com/xingce/p/16386108.html 引用一段官方的说明，AXI MCDMA存在的主要目的是为了节约资源，我们想要使用这个模块的主要目的也是为了降低资源消耗，从而可以将系统部署在更小面积的FPGA芯片上，当然，具体阅读全文

posted @ 2022-09-08 18:54 Hello-FPGA 阅读(1921) 评论(0) 推荐(0)

MIG是如何向DDR中写入数据的

摘要：1.1 先来看看信号线的描述我们以X16的器件为例，下面的截图来自镁光的官方手册 https://media-www.micron.com/-/media/client/global/documents/products/data-sheet/dram/ddr3/4gb_ddr3l.pdf?re 阅读全文

posted @ 2022-07-29 16:59 Hello-FPGA 阅读(1413) 评论(0) 推荐(0)

使用Xilinx MIG验证硬件DDR设计

摘要：1 导读 MIG 是xilinx的memory控制器，功能强大，接口易用。当硬件设计在设计对应的DDR接口时，最好先用MIG去配置一遍DDR的管脚约束、电平约束，从而避免硬件设计好了，实际却无法使用的情况。需要注意的地方如下： 2 DDR型号根据需求，选定所需的MIG型号图 2‑1 选择对应的阅读全文

posted @ 2022-07-28 16:55 Hello-FPGA 阅读(2004) 评论(0) 推荐(0)

Xilinx DMA的几种方式与架构

摘要：DMA是direct memory access，在FPGA系统中，常用的几种DMA需求： 1、在PL内部无PS（CPU这里统一称为PS）持续干预搬移数据，常见的接口形态为AXIS与AXI，AXI与AXI； 2、从PL与PS之间搬移数据，对于ZYNQ就比较好理解，属于单个芯片内部接口，对于PCI 阅读全文

posted @ 2022-06-17 16:09 Hello-FPGA 阅读(13215) 评论(0) 推荐(0)

PCI Verilog IP

摘要：

1 PCI IP设计虽然PCI已经逐渐淘汰，但是还是有不少应用需要这样的接口通讯。设计目的是为了提供基于源码的PCI IP，这样硬件就不必受限于某一个FPGA型号，也方便ASIC迁移。由于PCI的电气标准都是标准3.3V电平，不像PCIe需要高速收发器、8b/10b编码等技术的支持，因此设计一个阅读全文

posted @ 2022-02-16 09:55 Hello-FPGA 阅读(2629) 评论(0) 推荐(0)

基于反熔丝FPGA、QSPI FLASH的高可靠程序存储、启动控制系统

摘要：1 涉及术语解释 1.1 三模冗余三模冗余系统简称TMR(Triple Modular Redundancy)，是最常用的一种容错设计技术．三个模块同时执行相同的操作，以多数相同的输出作为表决系统的正确输出，通常称为三取二．三个模块中只要不同时出现两个相同的错误，就能掩蔽掉故障模块的错误，保证系统阅读全文

posted @ 2022-02-15 22:52 Hello-FPGA 阅读(1818) 评论(0) 推荐(1)

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