咸鱼IC

摘要： 不管官方例程是否学懂，我们都不能直接用，还是得自己设计一个实用的 DDR3 控制器，我们要做的第一步就是初始化操作，对 IP 核进行校验。本篇采用 Modelsim 软件配合 DDR3 IP核生成的仿真模型，搭建出 IP核的初始化过程。 一、顶层文件 1、生成 DDR3 IP 核后，在 Source 阅读全文

摘要： 本系列整理一下基于 Xilinx A7 芯片的 DDR3 的使用，此处采用的 DDR3 IP核为软核，即采用 FPGA 逻辑单元、寄存器、查找表等搭建出来 IP核。从 IP 核的调取开始，接着读写测试，最后争取实现一个基于 DDR3 的完整小项目。 1、建立工程，点击 IP Catalog，在界面右 阅读全文

摘要： 目录： · 1.前言 · 2.AXI总线与ZYNQ的关系 · 3 AXI 总线和 AXI 接口以及 AXI 协议 · 3.1 AXI 总线概述 · 3.2 AXI 接口介绍 · 3.3 AXI 协议概述 · 3.4 AXI 协议之握手协议 · 3.5 突发式读写 · 4 AXI4-Lite 详解 · 阅读全文

摘要： 使用 AXI_Lite 从口实现寄存器列表的读写，并且自己封装为一个自定义 IP，以便以后使用。本次记录的是 M_AXI_GP0 接口，此接口是 ARM 作为主机，FPGA 作为从机，配置 FPGA 的寄存器或者 RAM。 一、ZYNQ AXI 总线拓扑结构图 黄色部分即为 FPGA 部分。 二、新 阅读全文

摘要： 软件的定时中断很难控制精准触发沿的位置，可以通过 PL-PS 的中断完成精准的定时中断。PL 的中断通过 Verilog 代码产生，这样紧密结合 PS-PL 的处理，发挥各自的优势。 一、PL 侧定时中断 1.实际要求 ① 上升沿中断； ② 高电平宽度不小于1us； ③ 中断计数器的时钟为 200M 阅读全文

摘要： ZYNQ包括一个 FPGA 和两个 ARM，多个 ARM 核心相对独立的运行不同的任务，每个核心可能运行不同的操作系统或裸机程序，但是有一个主要核心，用来控制整个系统以及其他从核心的允许。因此我们可以在 CPU0 和 CPU1 中独立跑不同的应用程序，发挥双核的非对称性架构的优势和性能。 从软件的角 阅读全文

摘要： 一、ZYNQ中断框图 PL到PS部分的中断经过ICD控制器分发器后同时进入CPU1 和CPU0。从下面的表格中可以看到中断向量的具体值。PL到PS部分一共有20个中断可以使用。其中4个是快速中断。剩余的16个是本章中涉及了，可以任意定义。如下表所示。 二、ZYNQ中断分类 1.软件中断（SGI） Z 阅读全文

摘要： 版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接：https://blog.csdn.net/husipeng86/article/details/52123465 本文介绍在zynq中三种实现GPIO的方式，分别为MIO、EMIO和 阅读全文

摘要： 一、GPIO原理 1.GPIO介绍 程序员通过软件代码可以独立和动态地对每个 GPIO 进行控制，使其作为输入、输出或中断。 （1）通过一个加载指令，软件可以读取一个 GPIO 组内所有 GPIO 的值。 （2）通过一个保存指令，将数据写到一个 GPIO 组内的一个或多个 GPIO 。 （3）在 Z 阅读全文

摘要： PL端使用过后，来到了ZYNQ核心的部分：PS端，现在用Vivado软件对ZYNQ-7000开发板的PS端进行第一个程序设计：Hello World。 一、新建Vivado工程 1.打开Vivado，新建一个工程，Next 2.设置工程名称和工程所在目录，Next 3.选择第一项：RTL Proje 阅读全文