摘要：
本文转自：http://www.cnblogs.com/linjie-swust/archive/2012/03/27/FPGA_verilog.html 在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。1． 信号驱动级数非常大，扇出很大，需要增加驱动力 逻辑复制最常使用的场合时调整信... 阅读全文
posted @ 2015-10-17 21:46 期待1991 阅读(2437) 评论(0) 推荐(0)
摘要：
如果某个组合逻辑电路中没有反馈或者迭代运算，那么我们就可以考虑流水线设计方法。 把组合逻辑分成延迟时间基本相等的小块，只要小块的组合逻辑的延迟小于时钟周期，整个组合逻辑的输入值每个时钟就可以变化一次，不会由于组合逻辑的延迟引起输出值的错误。 若没有这些寄存器来暂时保存局部组合逻辑的输出值，则... 阅读全文
posted @ 2015-10-17 21:29 期待1991 阅读(896) 评论(0) 推荐(0)
摘要：
1、什么是流水线设计技术？ 答：所谓流水线设计实际上是把规模较大、层次较多的组合逻辑电路分为几个级，在每一级插入寄存器组并暂存数据。 K级就是有K个寄存器组，从上到下没有反馈电路。2、流水线设计的深入讲解： 如图10.7 组合逻辑设计 ——> 流水线设计 纯组合逻辑需要时间：[max(... 阅读全文
posted @ 2015-10-17 20:43 期待1991 阅读(3098) 评论(0) 推荐(0)
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1、什么是总线？ 答：总线是运算部件之间数据流通的公共通道。2、总线的作用？ 答:提高专用信号处理逻辑电路的运算能力和速度。3、总线与部件之间是怎么连接的？ 答：各运算部件和数据寄存器组是通过带控制端的三态门与总线相连接的。通过控制端口电平的高低来确定某一时刻是哪一个部件使用总线。控制信号的相... 阅读全文
posted @ 2015-10-17 16:18 期待1991 阅读(2793) 评论(0) 推荐(0)
摘要：
1、多路器简介简称：多路器功能：多输入 单输出 组合逻辑电路2、verilog代码实现：module Mux_8(addr,in1,in2,in3,in4,in5,in6,in7,in8,Mout,nCS);input[2:0] addr;input[width-1:0] in1,in2,in3,... 阅读全文
posted @ 2015-10-17 15:46 期待1991 阅读(3617) 评论(0) 推荐(0)
摘要：
1、比较器，顾名思义就是比较数据的大小2、例程：module compare_n(X,Y,XGY,XSY,XEY);input[width-1:0] X,Y;outputXGY,XSY,XEY;regXGY,XSY,XEY;parameter width=8;always@(X or Y) beg... 阅读全文
posted @ 2015-10-17 15:20 期待1991 阅读(517) 评论(0) 推荐(0)
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本文摘自《verilog数字系统设计教程》乘法器分为两种：逐位进位并行乘法器（共需要33个门电路延迟），进位节省乘法器（需要18个门电路延迟）*******************************************************************************... 阅读全文
posted @ 2015-10-17 14:20 期待1991 阅读(2144) 评论(0) 推荐(0)
摘要：
本文摘自《verilog数字系统设计教程》1、为什么产生延迟？？？？？ 在实现算法时（如卷积运算和傅里叶变换），我们经常利用并行加法器。 并行加法器是由多层逻辑结构构成，其中必然有逻辑延迟，还有布线延迟。 在进行多位运算时必然会出现延迟严重情况，尤其是32位和64位运算时。 这事我们就要求并... 阅读全文
posted @ 2015-10-17 13:38 期待1991 阅读(1926) 评论(0) 推荐(0)
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1、全加器一位加法器又叫一位全加器（一位全加器是加法运算的基础）一位全加器真值表：XiYiCi-1SiCi0000000110010100110110010101011100111111一位全加器原理图：************************************************... 阅读全文
posted @ 2015-10-17 13:25 期待1991 阅读(2375) 评论(0) 推荐(0)
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1、什么是组合逻辑？ 任意时刻的输出仅仅取决于该时刻的输入逻辑。个人认为在verilog中，由与或非门逻辑运算组成的就是组合逻辑。但是组合逻辑什么时候输出就不是组合逻辑含义的范畴了2、组合逻辑部件有哪些？ （如多路器、比较器、加法器、乘法器、双向三态门和总线等）电路结构和性能的深入了解，是设计复... 阅读全文
posted @ 2015-10-17 10:55 期待1991 阅读(2762) 评论(0) 推荐(2)
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1、综合器： 能把行为级的verilog模块自动转换为门级结构的工具叫做综合器（synthsis tool）2、verilog网表（verilog netlist）： 电路结构可以用门级verilog语言来表示，我们把它称为verilog网表。3、测试文件编写： test_bench可以编写成... 阅读全文
posted @ 2015-10-17 09:59 期待1991 阅读(1427) 评论(0) 推荐(0)
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