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摘要： 一、阶段目标 C3 阶段的核心目标是掌握系统性的硬件调试方法论，能够高效地定位和修复 RTL 设计中的 bug。完成后你将： 建立"分层定位"的调试思维——从宏观到微观逐步收窄范围 熟练使用波形 (GTKWave) 分析时序行为 掌握 DiffTest 报错信息的快速解读 理解常见 bug 模式及其 阅读全文

摘要： 一、阶段目标 C2 阶段的核心目标是实现一个完整的单周期 RV32E 处理器，通过所有 cpu-tests 测试用例。完成后你将： 完整实现 RV32I 基础整数指令集（在 RV32E 16 寄存器约束下） 理解单周期处理器中所有数据通路信号的协同工作 掌握 IDU 控制信号生成的完整逻辑 通过 D 阅读全文

摘要： 一、阶段目标 C1 阶段的核心目标是搭建完善的验证和调试基础设施，使后续的处理器开发可以高效定位和修复 bug。完成后你将： 理解并实现差分测试 (DiffTest) 框架——NPC 与 NEMU 逐指令对比 掌握多层 Trace 系统 (ITRACE/MTRACE/FTRACE/ETRACE) 的 阅读全文

摘要： 一、启动顺序与命令 在 python_grpc 目录下，按以下顺序在 4 个终端中启动： cd "\PCSW\python_grpc" 顺序 终端 命令 角色 1 终端 1 python -m strict_pipeline.rtd_mbs_server RTD MBS 服务端（数据终点） 2 终端 阅读全文

摘要： 一、阶段目标 D5 阶段的核心目标是理解计算机如何与外部世界交互——实现 I/O 设备模拟，使客户程序能够输出字符、读取时间、响应键盘、显示图形。完成后你将： 理解 MMIO (Memory-Mapped I/O) 的工作原理 掌握 NEMU 中设备框架的注册和分发机制 实现串口、定时器、键盘、VG 阅读全文

摘要： 一、阶段目标 D4 阶段的核心目标是用 Verilog 硬件描述语言实现一个能运行 RISC-V 程序的处理器核（NPC），并通过 Verilator 仿真验证其正确性。完成后你将： 掌握 Verilog 数字电路设计基础 (组合逻辑 + 时序逻辑) 理解处理器数据通路的设计 (取指→译码→执行→访 阅读全文

摘要： 一、阶段目标 D3 阶段的核心目标是理解 Abstract-Machine (AM) 如何将硬件差异隐藏在统一的 API 之后，使得同一份应用代码可以运行于不同的硬件平台。完成后你将： 理解 AM 的分层抽象设计 (TRM → IOE → CTE → VME → MPE) 掌握 IOE (I/O E 阅读全文

摘要： 一、阶段目标 D2 阶段的核心目标是理解 C 程序如何被编译、链接并加载到裸金属环境中执行。完成后你将： 掌握从 C 源码 → 汇编 → 机器码 → 内存镜像的完整流程 理解 RISC-V 的 ABI (调用约定、数据类型、对齐) 理解链接脚本如何定义内存布局 理解裸金属程序的启动过程 (crt0/ 阅读全文

摘要： 一、阶段目标 D1 阶段的核心目标是实现一个能够正确执行 RISC-V 32 位整数指令集 (RV32IM) 的全系统模拟器 NEMU。完成后你将： 深入理解"取指→译码→执行→更新PC"的指令执行循环 掌握 RISC-V 指令编码格式和语义 实现一个功能完备的简易调试器 (表达式求值、监视点) 理 阅读全文

摘要： FAAP/RTD 测试数据传输系统 一、系统整体架构 整个系统负责将无线基站生产测试数据从被测设备（DUT）实时采集并可靠传输到 RTD 云端中央数据库。 DUT（被测设备） FaapProxy（中间代理） PC客户端 MBS（消息缓冲服务） RTD云端 运行FAAP测试软件 协议转换+转发 Faa 阅读全文