随笔分类 - FPGA
摘要:源代码 `timescale 1ns / 1ps `define YES 1 `define NO 0 // // Company: // Engineer: // // Create Date: 14:40:24 07/31/2019 // Design Name: // Module Name:
阅读全文
摘要:源代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 14:22:57 07/30/2019 // Design Name: // Module Name: writing_test // Project Na
阅读全文
摘要:源代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 18:29:57 07/29/2019 // Design Name: // Module Name: seqdet_test // Project Nam
阅读全文
摘要:源代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 11:17:58 07/27/2019 // Design Name: // Module Name: sort4_test // Project Name
阅读全文
摘要:模块源代码 `timescale 1ns / 1ps `define plus 3'd0 `define minus 3'd1 `define band 3'd2 `define bor 3'd3 `define unegate 3'd4 // // Company: // Engineer: //
阅读全文
摘要:blocking模块代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 15:28:29 07/25/2019 // Design Name: // Module Name: blocking // Proje
阅读全文
摘要:模块源代码 `timescale 1ns / 1ps // // Company: // Engineer: // // Create Date: 14:50:03 07/25/2019 // Design Name: // Module Name: fdivision_test // Projec
阅读全文
摘要:ISE14.7,联合Modelsim SE仿真 模块源代码 `timescale 1ns / 1ps module half_clk_test( reset, clk_in, clk_out ); input clk_in,reset; output clk_out; reg clk_out; al
阅读全文
摘要:ISE14.7,联合Modelsim SE仿真 模块源代码 `timescale 1ns / 1ps module compare_test( equal, a, b ); input a,b; output equal; assign equal = (a==b)? 1:0; //当a等于b时eq
阅读全文

浙公网安备 33010602011771号