yf.x - 博客园

习题8 #第8章 Verilog有限状态机设计-1 #Verilog #Quartus #modelsim

摘要： 1. 设计一个“111”串行数据检测器。要求是：当检测到连续3个或3个以上的“1”时输出为1，其他输入情况下输出为0。（1）思路分析：参照本章前文的范例，如第224页的【例8.8】，很容易模仿或推断出这个FSM共有4个状态，分别为：初始化时收到0的s0，然后收到1的s1，连续收到两个1的s2，连阅读全文

posted @ 2020-10-13 20:32 yf.x 阅读(2513) 评论(0) 推荐(0)

Multisim 14.0 安装教程

摘要： 1. 安装环境： win 7 64bit + Multisim 14.0 教育版。 2. 安装步骤： step 1：下载安装包NI_Circuit_Design_Suite_14.0***,解压后如图2-1所示：其中有3个目录，@2是安装包，@3是汉化包，@4是激活器。图2-1 解压后的Multi 阅读全文

posted @ 2020-05-01 22:02 yf.x 阅读(6264) 评论(0) 推荐(0)

学习放大器至少要3年？

摘要：杨欣的《电子设计从零开始》（2nd）里说，从空白到能够谈论下图所示高品质的大功率Class AB放大器至少需要3年系统地学习电路分析、电子器件、电路实验等方面的知识，才有可能。阅读全文

posted @ 2020-04-25 15:05 yf.x 阅读(283) 评论(0) 推荐(0)

Quartus prime 的安装步骤：

摘要：阅读全文

posted @ 2020-04-24 10:31 yf.x 阅读(1998) 评论(0) 推荐(0)

Multisim14.0安装步骤

摘要：免责声明：以下图片资源来源于Internet，作搜集学习之用。此处，若只用到multisim仿真，可以只选择multisim 14.0 下面的education edition。阅读全文

posted @ 2020-04-24 10:08 yf.x 阅读(2252) 评论(0) 推荐(0)

用Multisim验证简易测谎仪

摘要：用Multisim验证简易测谎仪测谎仪电路如下图所示：节点1,2之间用10M欧的电位计代表人体表电阻，原理是撒谎出汗的话，体表电阻就小。Q1，Q2构成互补音频振荡器，振荡频率由R2、C1和R12共同决定。开关闭合后，R12越大，振荡评论越小，反之越大。可以从电脑的扬声器区别。很有意思的一个电路。阅读全文

posted @ 2020-04-07 18:20 yf.x 阅读(794) 评论(0) 推荐(0)

Multisim仿真验证之二极管的特性参数

摘要：二极管的特性正向 R1 10% 20% 30% 50% 70% 90% Vd/mV 299 543 583 608 627 658 Id/mA 0.01 0.1 0.6 1.4 2.8 7.2 rd/Ω 29900 5430 971 434 223 91 表1 二极管正向特性参数从仿真数据可以看阅读全文

posted @ 2020-03-31 19:07 yf.x 阅读(5288) 评论(0) 推荐(0)

Multisim 教程

摘要： Multisim 教程 Multisim主要是用来做电路图绘制、仿真的程序。本教程介绍Multisim的功能和使用方法。 Multisim 界面简介 Multisim是电路设计套件里完成电路图绘制和仿真的EDA工具。 Multisim能够用来作电路图输入、仿真以及导出到后续步骤，比如PCB输出。 M 阅读全文

posted @ 2020-03-25 13:21 yf.x 阅读(17459) 评论(0) 推荐(1)

【黑金教程笔记之008】【建模篇】【Lab 07 数码管电路驱动】—笔记

摘要：实验七的目的是设计实现最大为99数字在2个数码管上。采用同步动态扫描。即行信号和列信号同步扫描。这里数码管是共阳极的。选择端口也是共阳极的。模块： 1 /************************************* 2 module name: number_mod_module.v ... 阅读全文

posted @ 2014-11-12 22:20 yf.x 阅读(1109) 评论(1) 推荐(0)

【黑金教程笔记之007】【建模篇】【Lab 06 SOS信号之二】—笔记

摘要：控制模块的协调角色。实验六用到了实验四的按键消抖模块debounce_module.v和实验五的sos_module.v。设计思路：debounce_module.v看成一个输入，sos_module.v看成输出，而inter_control_module.v负责两个模块之间的沟通。当按键按下时，d... 阅读全文

posted @ 2014-11-08 12:31 yf.x 阅读(751) 评论(0) 推荐(0)

【黑金教程笔记之006】【建模篇】【Lab 05 SOS信号之一】—笔记

摘要： sos_module.v是产生SOS信号的功能模块。即有次序的输出莫斯码：点、画、间隔。control_module.v是一个定时触发器，每一段时间使能sos_module.v。模块： 1 /*****************************************************... 阅读全文

posted @ 2014-11-08 10:25 yf.x 阅读(524) 评论(0) 推荐(0)

【黑金教程笔记之005】【建模篇】【Lab 04 消抖模块之二】—笔记

摘要：实验四和实验三的区别在于输出。实验三是检测到由高到低的电平变化时就拉高输出，检测到由低到高的电平变化时就拉低输出。而实验四检测到由高到低的电平变化时产生一个100ms的高脉冲。当检测到由低到高的电平变化时，只有消抖操作。模块： 1 /*********************************... 阅读全文

posted @ 2014-11-08 10:14 yf.x 阅读(518) 评论(0) 推荐(0)

【黑金教程笔记之004】【建模篇】【Lab 03 消抖模块之一】—笔记

摘要：设计思路：（1）一旦检测到按键资源按下（从高电平到低电平），“电平检测模块”就会拉高H2L_Sig电平，然后拉低。（2） “10ms延迟模块”检测到H2L_Sig高电平，就会利用10ms过滤H2L_Sig，拉高输出。（3）当按键被释放，“电平检测模块”会拉高L2H_Sig电平，然后拉低。（4） ... 阅读全文

posted @ 2014-11-06 10:41 yf.x 阅读(1036) 评论(0) 推荐(0)

【黑金教程笔记之003】【建模篇】akuei2的Verilog hdl心路

摘要： Verilog hdl不是“编程”是“建模”Verilog hdl语言是一种富有“形状”的语言。如果着手以“建模”去理解Verilog hdl语言，以“形状”去完成Verilog hdl语言的设计。在感觉上Verilog hdl + FPGA是“可所触及”，是一种“实实在在”的感觉，不相等于“编程”... 阅读全文

posted @ 2014-11-06 09:16 yf.x 阅读(838) 评论(0) 推荐(0)

【黑金教程笔记之003】【建模篇】【Lab 02 闪耀灯和流水灯】—笔记

摘要：（1）扫描频率和闪耀频率？模块：/****************************************module name:flash_modulefunction:flash a led at 10Hzby yf.x2014-11-4***************/module f... 阅读全文

posted @ 2014-11-06 08:52 yf.x 阅读(1242) 评论(5) 推荐(0)

【黑金教程笔记之002】【建模篇】【Lab 01 永远的流水灯】—笔记&勘误

摘要：学习并行操作的思想。勘误001：Page 17，模块图下方，“扫描频配置定为100Hz”应为10Hz。勘误002：Page 17，最后一行“10ms”应为100ms；“2.5ms”应为25ms；（ps：这里用1000ms，每个led亮250ms效果比较明显）源码如下： 1 /************... 阅读全文

posted @ 2014-11-05 08:04 yf.x 阅读(581) 评论(0) 推荐(0)

【黑金教程笔记之001】veriloghdl 扫盲文—笔记&勘误

摘要： 001_veriloghdl 扫盲文—笔记&勘误2014/10/31原文作者：akuei2联系方式：blog.ednchina.con/akuei2勘误001：Page 30.1 各种HDL语言下面的几段里的VDL应为VHDL。勘误002：Page 30.2 HDL语言的层次上面的一行笔记应... 阅读全文

posted @ 2014-11-02 11:07 yf.x 阅读(772) 评论(0) 推荐(0)

摘要： Lightroom 3 笔记by yf.x 2102-12-22参考 Scott Kelby < Lightroom 3 book for digital photographers>Chapter 1 用Lightroom导入照片1.1 首先选择照片保存到哪里在Lightroom里导入照片前，应该决定将把照片存在哪里。这并非想象的那么简单，因为要考虑到到目前为止拍了多少照片，还有接下来几年大概的拍摄数量，以确保有足够的空间来存储成千上万张照片，所以，一切都从存在哪里开始（不论是保存在计算机里或移动硬盘里）。l 台式机用户：Lightroom会缺省选择电脑里的图片文件夹来存储照片。阅读全文

posted @ 2012-12-22 17:12 yf.x 阅读(1233) 评论(0) 推荐(0)

【笔记】再笔记--边干边学Verilog HDL – 014

摘要： lab14 简单玩一把封装--独立按键的封装本实验利用前面的按键消抖模块和DE2上的资源，设计一个利用pwm控制led发光亮度的实验。1 简介时钟：50MHz，CLOCK_50;复位：SW1，拨下为复位；5个输入：SW0，KEY[3:0]；输出：LEDG8；5个输入代表5种不同的PWM，即不同占空比的1KHz的脉冲信号，那么LED的亮的时间也不同，人眼看到的亮度就不同。2 设计工程结构源码1）key_interface_demo.v,本例的顶层模块。调用按键模块和可调pwm模块。 1 module key_interface_demo 2 ( 3 input clk, 4 in... 阅读全文

posted @ 2011-12-01 16:26 yf.x 阅读(1674) 评论(1) 推荐(0)

【笔记】再笔记--边干边学Verilog HDL – 009

摘要： VGA驱动之一实验环境DE2 + Quartus II 9.1目标驱动VGA接口，在屏幕上显示一个白色的矩形。设计查阅VGA协议，搞定信号，主要是同步信号。本实验以800*600*60Hz为例。1）同步信号如上2图所示，分别用列同步和行同步来控制显示。各部分的参数如下表1行=1056个点1点= 25ns （怎么算的，查呗，或者1/60/628/1056 = 25.1ns）。要注意的是，不是所有的点扫描都显示出来，只有在行，列同步信号的有效部分，才显示。即800*600.2）至此，就可以把目标分成3个模块，第一个是驱动时钟25ns，可用pll得到，第二个是同步控制，用来产生合适的行、列同步信号，阅读全文

posted @ 2011-10-23 17:34 yf.x 阅读(1458) 评论(1) 推荐(1)