摘要： 设计思路：（1） 一旦检测到按键资源按下（从高电平到低电平），“电平检测模块”就会拉高H2L_Sig电平，然后拉低。（2） “10ms延迟模块”检测到H2L_Sig高电平，就会利用10ms过滤H2L_Sig，拉高输出。（3） 当按键被释放，“电平检测模块”会拉高L2H_Sig电平，然后拉低。（4） ... 阅读全文

摘要： Verilog hdl不是“编程”是“建模”Verilog hdl语言是一种富有“形状”的语言。如果着手以“建模”去理解Verilog hdl语言，以“形状”去完成Verilog hdl语言的设计。在感觉上Verilog hdl + FPGA是“可所触及”，是一种“实实在在”的感觉，不相等于“编程”... 阅读全文

摘要： （1） 扫描频率和闪耀频率？模块：/****************************************module name:flash_modulefunction:flash a led at 10Hzby yf.x2014-11-4***************/module f... 阅读全文