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【笔记】模电--lesson 02 常用半导体器件

摘要： §1半导体基础知识 1）本征半导体 2）杂质半导体 3）PN结的形成及其单向导电性 4）PN结的电容效应 1. 本征半导体，特点。1）纯净；2）晶体结构，稳定。空穴和自由电子成对出现。在一定温度下，自由电子和空穴的浓度是一样的。动态平衡。载流子，外加一个电场时，自由电子动，空穴也会动。方向相反。即价电子运动。外部看到的电流，是2种运动形成的。 2. n型半导体，p型半导体。因导电... 阅读全文

posted @ 2010-11-08 15:37 yf.x 阅读(624) 评论(0) 推荐(1)

【笔记】模电--lesson00 绪论

摘要： 1. 电子技术的发展；模拟信号与模拟电路；电子信息系统的组成；模拟电子技术基础课的特点；如何学习这门课程；课程的目的；考查方法； 2. 模拟电路最基本的处理是对信号的放大，有功能和性能各异的放大电路。 3. 学习方法： 1）掌握基本概念、基本电路和基本分析方法； 2）注意定性分析和近似分析的重要性； 3）学会辩证、全面的分析电路中的问题； 4）注意电路中常用定理在电子电路中的应用。... 阅读全文

posted @ 2010-11-05 21:21 yf.x 阅读(466) 评论(0) 推荐(1)

【翻译】如何编写测试台--之一

摘要： Writing Testbenches:Functional Verification of HDL ModelsSecond EditionBy Janick Bergeron Qualis Design Corporation yf.x 译 2010-9-27 序言如果你调查硬件设计团队，你将发现现在他们的努力中有60%到80%用于验证。不像可综合的编码，没有特别的编码风格也没有指定的语言用于... 阅读全文

posted @ 2010-09-29 20:48 yf.x 阅读(900) 评论(1) 推荐(2)

【笔记】关于整数分频的思考（Verilog HDL）（Digital Logic）

摘要： Instruction本文主要讨论整数分频器的原理以及实现。关键的问题就是分频的时钟什么时候翻转。Design1. 偶数倍分频原理：比如4分频，需要一个模4的计数器，占空比50%，计数为0~3循环，当计数到一半时，即计数输出cnt<2时翻转。代码如下：div4[代码]仿真结果 2. 奇数倍分频原理：比如3分频，需要一个模3的计数器，占空比50%，即计数到一半（非整数）时翻转。方法是用2个模3... 阅读全文

posted @ 2010-09-26 20:43 yf.x 阅读(3326) 评论(3) 推荐(2)

【原创】DE2实验练习解答—lab6 Adders,Subtractors,and Multipliers [Veriglog] [Digital logic]

摘要：本练习的目的是实现算术运算电路。每种电路用2种方法实现：Verilog语言描述和LPM。并比较其不同。Part I 8-bit的加法器要求：支持有符号的数的2的补码的形式；带溢出信号，当结果不对时，溢出为1；代码part1.v[代码] 图1 part1编译结果这部分要注意的就是2的补码的表示，和溢出信号的推导。可参阅Reference【1】。Part II 加、减电路要求：在part I的基础上修... 阅读全文

posted @ 2010-07-05 22:58 yf.x 阅读(3167) 评论(0) 推荐(1)

【原创】DE2实验练习解答—lab5 Clocks and Timers 【Verilog】【Digital Logic】

摘要：本练习的主要目的是如何实现和使用一个实时时钟。Part I 3位BCD计数器设计一个3位的BCD计数器。其值按秒递增，输出显示在HEX2~0上，用KEY0复位。计数器的控制信号由50MHz的时钟提供。分析：按秒递增计数，所以要把50MHz的时钟分频得到1Hz的脉冲。3位BCD计数器，可用1位BCD计数器组合，其计数范围000~999。Part I 代码如下：[代码][代码][代码]Part II... 阅读全文

posted @ 2010-06-20 17:51 yf.x 阅读(3300) 评论(0) 推荐(0)

【原创】DE2 实验练习解答—lab4 counters【verilog】【digital logic】

摘要：本练习的目的是使用计数器。Part I 用T触发器实现16-bit的计数器参照图 1所示的4-bit的同步计数器，实现一个16-bit 的计数器。代码１６－ｂｉｔ　ｃｏｕｎｔｅｒCode highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 //top-level file 2 module part1(KEY0,SW,HEX3,HEX2,HEX1,HEX0); 3 input KEY0; //时钟脉冲 4 input [1:0]SW; /... 阅读全文

posted @ 2010-06-04 10:33 yf.x 阅读(4529) 评论(4) 推荐(2)

【翻译】在Verilog设计中使用参数化模块库(Quartus II)(Verilog)

摘要：本文介绍如何在Quartus II里使用Altera的模块库。Contents:范例电路参数化模块库使用LPM的扩展电路（Arguemented Circuit）扩展设计的结果实际设计中经常包含通用的电路块，比如：加法器、减法器、乘法器、译码器、计数器和移位寄存器。Altera以模块库的形式提供这些电路块，可在Verilog设计中例化。编译器可以识别模块库里用Verilog代码指定的标准功能，这... 阅读全文

posted @ 2010-05-17 17:28 yf.x 阅读(6304) 评论(1) 推荐(3)

【翻译】modelsim指南 I 之基本仿真（digital logic）

摘要： Introduction本文将一步步实现以下基本仿真流程:创建设计工作库编译设计单元加载设计运行仿真本文用到的设计文件本文的范例是一个8位的二进制加法计数器和相关的测试文件。保存路径：Verilog-<install_dir>/examples/tutorials/verilog/basicSimulation/counter.v and tcounter.v相关阅读用户手册的章节：设计库、Verilog和SystemVerilog仿真。参考命令：vlib,vmap,vlog,vcom,view,run.创建设计工作库在你仿真前，必须先创建一个库并编译源码到这个库。创建一个新阅读全文

posted @ 2010-05-04 20:13 yf.x 阅读(2702) 评论(4) 推荐(1)

【原创】DE2 实验练习解答—lab 3：锁存器、触发器和寄存器（digital Logic）（DE2）（quartus II）

摘要：本练习的目的是研究锁存器、触发器和寄存器。Part I RS锁存器Altera的FPGA含有可供用户使用的触发器电路。在Part IV演示如何使用它。这里探讨如何不使用专用触发器来创建存储单元。图1描述了门控锁存器电路。可用门级电路或表达式来描述。part1.v //rs锁存器门级描述 1 //part 1:rs_ff 2 module rs_ff(q,r,s,clk); 3 input clk,r,s; 4 output q; 5 6 wire r_g,s_g,qa,qb/*synthesis keep*/; 7 8 and(r_g,r,clk); 9 and(s_g,s,clk... 阅读全文

posted @ 2010-04-23 23:05 yf.x 阅读(8432) 评论(10) 推荐(2)

【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2）

摘要：本节练习主要用组合逻辑电路实现2进制到10进制数字的转换以及BCD码的加法。Part I 2进制数字的显示在HEX3到HEX0上显示SW15-0的值。SW15-12，SW11-8，SW7-4，SW3-0分别对应于HEX3，HEX2，HEX1，HEX0.在数码管上显示0-9，忽略开关表示的数值1010-1111.本练习的目的是手工推导数码管显示的逻辑，要求只用赋值语句和布尔表达式实现。ｐａｒｔ１.ｖpart1顶层文件Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter. 阅读全文

posted @ 2010-04-23 17:22 yf.x 阅读(6540) 评论(31) 推荐(2)

【翻译】基于Verilog设计的时序注意事项【Quartus　ＩＩ】【Ｄｉｇｉｔａｌ　Ｌｏｇｉｃ】

摘要：本指南讲述Altera的Quartus　ＩＩ软件如何处理基于Verilog硬件描述语言的设计里时序问题。讨论多种时序参数并解释如何指定时序约束。目录 1 电路范例 2 时序分析报告 3 指定时序约束 4 时序仿真 Quartus　ＩＩ软件包含一个时序分析模块用来执行对在ＦＰＧＡ芯片里编译实现的电路的所有时序延迟的详细分析。本指南讨论执行的分析的种类和演示如何指定特殊的计时要求。讨论的前提是... 阅读全文

posted @ 2010-04-17 16:03 yf.x 阅读(4403) 评论(0) 推荐(1)

（翻译）Altera Monitor Program 指南（SOPC)(DE2)

摘要：本指南介绍Altera Monitor Progarm，它可以用来编译、集合、下载和调试Altera’s Nios II processor的程序。本指南将一步一步的描述Altera Monitor Program的特性。下载和调试Nios II应用程序要求有具备Nios II处理器的FPGA器件。因此，本文假设用户有安装Quartus II（9.0或更高版本）和Nios II EDS软件的计算... 阅读全文

posted @ 2010-04-16 10:27 yf.x 阅读(1904) 评论(14) 推荐(1)

（翻译）Altera SOPC Builder 指南（SOPC）（DE2）

摘要：这篇向导介绍altera的sopc builder软件，它用来实现在altera的FPGA器件上使用Nios II处理器的系统。通过配合Quartus II使用sopc builder实现一个简单的系统来一步一步的详细描述系统的开发流程。在设计的最后一步包含在一个实际的FPGA器件上配置设计电路，并运行一个应用程序。前提是，一台安装quartus II和Nios II软件的电脑，并连接DE2开发... 阅读全文

posted @ 2010-04-09 23:47 yf.x 阅读(6058) 评论(5) 推荐(4)

(原创)多功能数字钟(Digital Logic)(DE2)(QuartusII)

摘要： Abstract 将电路分成不同的层次和模块分别进行设计，然后组合，实现电路功能。 Instruction 数字钟的功能：准确计时，以数字显示时、分、秒；具有分、时校时功能；整点报时；闹钟；指定： ///////////////////////////////////////////////////////////////////// 管脚 // 端口-------------... 阅读全文

posted @ 2010-04-07 22:54 yf.x 阅读(6909) 评论(3) 推荐(2)

（原创）汽车尾灯电路设计（Digital Logic）（DE2）

摘要： Abstract在DE2上用FSM实现汽车尾灯控制电路。 Introduction使用环境：Quartus II 9.1 web edition + DE2假设汽车尾部左右两侧各有3个指示灯，要求设计一个电路实现如下功能： 1. 汽车正常行驶时，尾部两侧的6个灯全灭； 2. 刹车时，尾部两侧的灯全亮，即紧急状态； 3. 右转弯时，右侧3个灯按向右的顺序循环点亮，每次只有一个灯亮，左侧灯全灭； 4.... 阅读全文

posted @ 2010-03-24 10:14 yf.x 阅读(2713) 评论(1) 推荐(3)

（原创）如何在Quartus II里查看综合器生成的原理图（Quartus II）

摘要： Abstract 在Quartus II里查看综合器生成的原理图 Introdution 工具：Quartus II 9.1 web edition 步骤：输入代码，选择Processing > start > Analysis & Elaboration Tools > Netlist viewer > RTL viewer 以一个8位的2选1的多路选择... 阅读全文

posted @ 2010-03-13 15:37 yf.x 阅读(30009) 评论(0) 推荐(3)

(原创) DE2 实验练习解答—lab 1 (Digital Logic) (DE2) (Quartus II)

摘要： AbstractSwitches、Lights and Multiplexers Release: 1.0 By yf.x 03/12/2010 Introduction这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。完成DE2 ... 阅读全文

posted @ 2010-03-12 21:32 yf.x 阅读(5357) 评论(8) 推荐(1)

【笔记】Verilog HDL 关键词【Verilog HDL】

摘要： Verilog HDL 关键词 alwaysandassignautomaticbeginbufbufif0bufif1casecasexcasezcellcmosconfigdeassign disabledefaultdefparamdesignendconfigendfunctionendgenerateendmoduleendprimitive eventendspecifyendtabl... 阅读全文

posted @ 2010-03-12 11:04 yf.x 阅读(1716) 评论(0) 推荐(1)

test code syntaxhighlighter

摘要：测试代码着色代码阅读全文

posted @ 2010-03-11 11:46 yf.x 阅读(265) 评论(1) 推荐(1)