yf.x - 博客园

2010年11月17日

[笔记]模电--用数字万用表判断三极管管脚

摘要：我们知道三极管的内部就像二个二极管组合而成的。其形式就像下图。中间的是基极（B极）。首先我们要先找到基极并判断是PNP还是NPN管。看上图可知，对于PNP管的基极是二个负极的共同点，NPN管的基极是二个正极的共同点。这时我们可以用数字万用表的二极管档去测基极，看图3。对于PNP管，当黑表笔（连表内电池负极）在基极上，红表笔去测另两个极时一般为相差不大的较小读数（一般0.5-0.8），如表笔反过来... 阅读全文

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[笔记]模电--如何判断和识别二极管的正负极

摘要： 1、通过外观判断二极管正负极（极性）　　二极管常见封装为两脚直插和贴片，负极（K）一端一般都标有一条横线，另一端为正极（A），如下图所示： 2、利用万用表判断二极管正负极（极性）　　如果二极管的正负极标记模糊不清，可以用万用表进行测试判别。1）指针式万用判断方法：　　将万用表打到R×1K档，用红黑表笔分别与二极管的两个电极相接，测得两个方向阻抗相差很大，测得阻值小的那次．则黑表笔接的就... 阅读全文

posted @ 2010-11-17 10:47 yf.x 阅读(5441) 评论(0) 推荐(1)

2010年11月12日

【笔记】模电--lesson06 放大电路分析方法I

摘要： 3.基本共射放大电路的波形分析如果在信号的正半周，输入电压按正弦曲线逐渐变化（增大）的时候，ce之间的电压就会逐渐减小，假如Q点设置的不合适，正半周增大到一定程度的时候，ce之间的电压已经小不下来了，这就意味着这个管子饱和了；饱和的特征是I（B）还有能力增大，但I（C）不能按照比例增大了。饱和失真的波形，底部失真。类似，在正半周，如果I（B）小不下去了，ic也小不下去，V（CE）就大不上去，顶... 阅读全文

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2010年11月11日

【笔记】模电--Lesson05 基本放大电路

摘要： §2.1 放大的概念与放大电路的性能指标 1.放大的概念 ◆放大的对象：变化量 ◆放大的本质：能量的控制 ◆放大的特征：功率放大 ◆放大的基本要求：不失真 2.性能指标对信号而言，任何放大电路均可看成二端口网络。 1）放大倍数：电压放大倍数是最常被研究和测试的参数 2）输入电阻和输出电阻输入电阻：从输入端看进去的等效电阻；将输出等效成有内阻的电压源，内阻就是输出电阻； 3.通频... 阅读全文

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2010年11月10日

【笔记】模电--如何用一台欧姆表（模拟型）判别一只BJT的三个电极e,b,c？

摘要： 1、判断NPN型或PNP型一般地，三极管中间的管脚为基极。将模拟表调至200Ω，用模拟表的黑表笔接三极管的基极，另一表笔分别接另外两个管脚，记下读数；再用模拟表的红表笔接三极管的基极，黑表笔分别接另两个管脚，记下读数。若第一次读数较小，则是NPN型，反之，则是PNP型。 2、判断e,c 用两手分别将两表笔与三极管两侧的管脚相连，用舌头接触基极，观察读数；再将两表笔互换，观察读数。记下... 阅读全文

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2010年11月8日

【笔记】模电--lesson04 晶体管

摘要： 1. 集电区：面积大； 2. 晶体管的放大原理 1）放大的条件：发射结正偏，uBE>Uon;集电结反偏，uCB>=0,即uCE>=uBE. 2)因发射区多子浓度高，使大量电子从发射区扩散到基区；因基区薄且多子浓度低，使极少数扩散到基区的电子与空穴复合；因集电区面积大，在外电场作用下大部分扩撒到基区的电子漂移到集电区。 3）电流分配：IE=IB+IC IE--扩散运动形成的电流... 阅读全文

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【笔记】模电--lesson 03 二极管晶体管

摘要： 1. 二极管的伏安特性及电流方程。 1）正向电压需要达到一定值的时候导通，一方面二极管的2个电极有接触电阻，必有压降；另一方面，PN结平衡（未导通时）是其多数载流子的扩散运动和少数载流子的漂移运动达到动态平衡。使得二极管导通的电压叫做二极管的开启电压。反向特性，反向饱和电流。外加反向电压时，电场逐渐增强，二极管内部参与漂移运动的少数载流子的数目增加。但是，少数载流子数目有限，当电压达到一定值... 阅读全文

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【笔记】模电--lesson 02 常用半导体器件

摘要： §1半导体基础知识 1）本征半导体 2）杂质半导体 3）PN结的形成及其单向导电性 4）PN结的电容效应 1. 本征半导体，特点。1）纯净；2）晶体结构，稳定。空穴和自由电子成对出现。在一定温度下，自由电子和空穴的浓度是一样的。动态平衡。载流子，外加一个电场时，自由电子动，空穴也会动。方向相反。即价电子运动。外部看到的电流，是2种运动形成的。 2. n型半导体，p型半导体。因导电... 阅读全文

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2010年11月5日

【笔记】模电--lesson00 绪论

摘要： 1. 电子技术的发展；模拟信号与模拟电路；电子信息系统的组成；模拟电子技术基础课的特点；如何学习这门课程；课程的目的；考查方法； 2. 模拟电路最基本的处理是对信号的放大，有功能和性能各异的放大电路。 3. 学习方法： 1）掌握基本概念、基本电路和基本分析方法； 2）注意定性分析和近似分析的重要性； 3）学会辩证、全面的分析电路中的问题； 4）注意电路中常用定理在电子电路中的应用。... 阅读全文

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2010年9月29日

【翻译】如何编写测试台--之一

摘要： Writing Testbenches:Functional Verification of HDL ModelsSecond EditionBy Janick Bergeron Qualis Design Corporation yf.x 译 2010-9-27 序言如果你调查硬件设计团队，你将发现现在他们的努力中有60%到80%用于验证。不像可综合的编码，没有特别的编码风格也没有指定的语言用于... 阅读全文

posted @ 2010-09-29 20:48 yf.x 阅读(879) 评论(1) 推荐(2)

2010年9月26日

【笔记】关于整数分频的思考（Verilog HDL）（Digital Logic）

摘要： Instruction本文主要讨论整数分频器的原理以及实现。关键的问题就是分频的时钟什么时候翻转。Design1. 偶数倍分频原理：比如4分频，需要一个模4的计数器，占空比50%，计数为0~3循环，当计数到一半时，即计数输出cnt<2时翻转。代码如下：div4[代码]仿真结果 2. 奇数倍分频原理：比如3分频，需要一个模3的计数器，占空比50%，即计数到一半（非整数）时翻转。方法是用2个模3... 阅读全文

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2010年7月5日

【原创】DE2实验练习解答—lab6 Adders,Subtractors,and Multipliers [Veriglog] [Digital logic]

摘要：本练习的目的是实现算术运算电路。每种电路用2种方法实现：Verilog语言描述和LPM。并比较其不同。Part I 8-bit的加法器要求：支持有符号的数的2的补码的形式；带溢出信号，当结果不对时，溢出为1；代码part1.v[代码] 图1 part1编译结果这部分要注意的就是2的补码的表示，和溢出信号的推导。可参阅Reference【1】。Part II 加、减电路要求：在part I的基础上修... 阅读全文

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2010年6月20日

【原创】DE2实验练习解答—lab5 Clocks and Timers 【Verilog】【Digital Logic】

摘要：本练习的主要目的是如何实现和使用一个实时时钟。Part I 3位BCD计数器设计一个3位的BCD计数器。其值按秒递增，输出显示在HEX2~0上，用KEY0复位。计数器的控制信号由50MHz的时钟提供。分析：按秒递增计数，所以要把50MHz的时钟分频得到1Hz的脉冲。3位BCD计数器，可用1位BCD计数器组合，其计数范围000~999。Part I 代码如下：[代码][代码][代码]Part II... 阅读全文

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2010年6月4日

【原创】DE2 实验练习解答—lab4 counters【verilog】【digital logic】

摘要：本练习的目的是使用计数器。Part I 用T触发器实现16-bit的计数器参照图 1所示的4-bit的同步计数器，实现一个16-bit 的计数器。代码１６－ｂｉｔ　ｃｏｕｎｔｅｒCode highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/--> 1 //top-level file 2 module part1(KEY0,SW,HEX3,HEX2,HEX1,HEX0); 3 input KEY0; //时钟脉冲 4 input [1:0]SW; /... 阅读全文

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2010年5月17日

【翻译】在Verilog设计中使用参数化模块库(Quartus II)(Verilog)

摘要：本文介绍如何在Quartus II里使用Altera的模块库。Contents:范例电路参数化模块库使用LPM的扩展电路（Arguemented Circuit）扩展设计的结果实际设计中经常包含通用的电路块，比如：加法器、减法器、乘法器、译码器、计数器和移位寄存器。Altera以模块库的形式提供这些电路块，可在Verilog设计中例化。编译器可以识别模块库里用Verilog代码指定的标准功能，这... 阅读全文

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2010年5月4日

【翻译】modelsim指南 I 之基本仿真（digital logic）

摘要： Introduction本文将一步步实现以下基本仿真流程:创建设计工作库编译设计单元加载设计运行仿真本文用到的设计文件本文的范例是一个8位的二进制加法计数器和相关的测试文件。保存路径：Verilog-<install_dir>/examples/tutorials/verilog/basicSimulation/counter.v and tcounter.v相关阅读用户手册的章节：设计库、Verilog和SystemVerilog仿真。参考命令：vlib,vmap,vlog,vcom,view,run.创建设计工作库在你仿真前，必须先创建一个库并编译源码到这个库。创建一个新阅读全文

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2010年4月23日

【原创】DE2 实验练习解答—lab 3：锁存器、触发器和寄存器（digital Logic）（DE2）（quartus II）

摘要：本练习的目的是研究锁存器、触发器和寄存器。Part I RS锁存器Altera的FPGA含有可供用户使用的触发器电路。在Part IV演示如何使用它。这里探讨如何不使用专用触发器来创建存储单元。图1描述了门控锁存器电路。可用门级电路或表达式来描述。part1.v //rs锁存器门级描述 1 //part 1:rs_ff 2 module rs_ff(q,r,s,clk); 3 input clk,r,s; 4 output q; 5 6 wire r_g,s_g,qa,qb/*synthesis keep*/; 7 8 and(r_g,r,clk); 9 and(s_g,s,clk... 阅读全文

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【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2）

摘要：本节练习主要用组合逻辑电路实现2进制到10进制数字的转换以及BCD码的加法。Part I 2进制数字的显示在HEX3到HEX0上显示SW15-0的值。SW15-12，SW11-8，SW7-4，SW3-0分别对应于HEX3，HEX2，HEX1，HEX0.在数码管上显示0-9，忽略开关表示的数值1010-1111.本练习的目的是手工推导数码管显示的逻辑，要求只用赋值语句和布尔表达式实现。ｐａｒｔ１.ｖpart1顶层文件Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter. 阅读全文

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2010年4月17日

【翻译】基于Verilog设计的时序注意事项【Quartus　ＩＩ】【Ｄｉｇｉｔａｌ　Ｌｏｇｉｃ】

摘要：本指南讲述Altera的Quartus　ＩＩ软件如何处理基于Verilog硬件描述语言的设计里时序问题。讨论多种时序参数并解释如何指定时序约束。目录 1 电路范例 2 时序分析报告 3 指定时序约束 4 时序仿真 Quartus　ＩＩ软件包含一个时序分析模块用来执行对在ＦＰＧＡ芯片里编译实现的电路的所有时序延迟的详细分析。本指南讨论执行的分析的种类和演示如何指定特殊的计时要求。讨论的前提是... 阅读全文

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2010年4月16日

（翻译）Altera Monitor Program 指南（SOPC)(DE2)

摘要：本指南介绍Altera Monitor Progarm，它可以用来编译、集合、下载和调试Altera’s Nios II processor的程序。本指南将一步一步的描述Altera Monitor Program的特性。下载和调试Nios II应用程序要求有具备Nios II处理器的FPGA器件。因此，本文假设用户有安装Quartus II（9.0或更高版本）和Nios II EDS软件的计算... 阅读全文

posted @ 2010-04-16 10:27 yf.x 阅读(1861) 评论(14) 推荐(1)