摘要:
module top_module ( input clk, input resetn, // active-low synchronous reset input x, input y, output f, output g ); parameter A = 0, B = 1, C = 2, D 阅读全文
posted @ 2023-09-12 16:28
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摘要:
module top_module ( input clk, input reset, // Synchronous reset input s, input w, output reg z ); reg state, nstate; reg [3:0] sw, nsw; always @(*) c 阅读全文
posted @ 2023-09-12 15:06
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