摘要：为什么插入buffer能够增加驱动能力？ https://blog.csdn.net/icxiaoge/article/details/79995681 阅读全文

摘要：1、Basic gates 基本的门单元，然后就是vector对位的扩展，截取，拼接，移位这些 2、数据选择器 少量数据选择，大量数据选择，一位数据，多位数据，然后就是可以利用好vector下标进行一位的大量数据摘取、 3、算术电路 半加器，全加器，这些，注意无符号数据相加的溢出，有符号数据相加的溢 阅读全文

摘要：无符号数和有符号数的溢出判断 无符号数溢出判断：其实很简单，就一句话： 当最高为向更高位有进位（或借位）时产生溢出。 有符号数溢出判断： 最高位进位状态⊕次高位进位状态=1，则溢出 signed add overflow 我是这么写的，显示我的写的有问题 module top_module ( in 阅读全文

摘要：Problem 59 Even longer vectors 该题与P58类似，仅将输入从4bit改为100bit ( input [99:0] )，题目的其余要求均相同。 (本次练习期望仅使用三行语句) Module Declaration module top_module( input [99 阅读全文

摘要：1、signal tap 时序分析 这个时序分析是需要通过JTAG连接FPGA开发板来做的 通过Tools - Signal tap logic analyzer 阅读全文

摘要：联合仿真和手动仿真 联合仿真：意思是quartuesii和modelsim联合仿真，quartuesii生成testbench文件，并在后仿真时能自动生成延时，不需要手写延时文件。 手动仿真：单独使用modelsim进行仿真，另需要手写延时文件 下面是手动仿真的门级仿真的记录： 1、project结 阅读全文

摘要：要怎么样才能编译这两个库呢 阅读全文

摘要：联合仿真和手动仿真 联合仿真：意思是quartusii和modelsim联合仿真，quartuesii生成testbench文件，并在后仿真时能自动生成延时，不需要手写延时文件。 手动仿真：单独使用modelsim进行仿真，另需要手写延时文件 仿真根据岗位需要，分为一前一后 前仿真RTL simul 阅读全文

摘要：1、建一个工程文件夹 再建4个文件夹 2、quartuesII建工程，选型号 3、建一个verilog文件，写代码 4、配置引脚pin planner 5、开始编译start compilation 6、下载程序programmer，生成的sof文件是下载到内部sram中 7、转换输出文件生成jic 阅读全文

摘要：为什么FPGA里面没有下代码，它能读取外部的FLASH的流水灯程序呢 这种操作属于主动模式主动读取flash数据 主模式典型的主模式都是加载片外非易失( 断电不丢数据) 性存储器中的配置比特流，配置所需的时钟信号( 称为CCLK) 由FPGA内部产生，且FPGA控制整个配置过程。 在主模式下，FPG 阅读全文

摘要：always There are three types of assignments in Verilog: Continuous assignments (assign x = y;). Can only be used when not inside a procedure ("always 阅读全文

摘要：可以做为参考 >> https://www.zhihu.com/column/c_1131528588117385216 可以在一个module内部，实例化instantiating另一个module，只要这另一个module和本module在同一个project即可 the compiler kn 阅读全文

摘要：一、verilog语言的基本语法+数字电子技术 1、语法方面，hdlbits，配合verilog语法pdf来强化，hdlbits过一遍 2、通信接口的实现 二、FPGA的原理和结构 知其所以然的工作还是要做的 阅读全文

摘要：摘要： 没有声明类型的变量，默认是wire类型，即线型。 使用assign连续赋值，或者使用实例元件，进行硬件描述。 Vector part select Vectorgates Gates4 Vector part select module top_module( input [31:0] in 阅读全文