05 2016 档案

uart bug记录
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posted @ 2016-05-24 13:15 CHIPER 阅读(7) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm summary
摘要：主要是1.不要用1段式写FSM 2.不要用状态编码写one-hot FSM ,要用索引编码写one-hot FSM。 阅读全文
posted @ 2016-05-09 09:07 CHIPER 阅读(242) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之全0/1/z/x的SV写法
摘要： 阅读全文
posted @ 2016-05-09 08:56 CHIPER 阅读(178) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之enhanced coding styles
摘要：1.ANSI style 的代码比较紧凑。 下面规范推荐，比较好。 下面是带有parameter的module header的完整规范 一般1bit ,大家都是wire signal1 = gen_signal1_logic; 这种写法。似乎也不是直接assign signal1=gen_signa 阅读全文
posted @ 2016-05-09 08:49 CHIPER 阅读(200) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之fsm1各种style的timing/area比较
摘要：整体说，一般还是用2段式，再加上output encodecd/default -X技巧。 阅读全文
posted @ 2016-05-08 22:34 CHIPER 阅读(133) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之output encoded style with registered outputs(Good style)
摘要：把输出跟状态编码结合起来，即使可以省面积又是寄存器输出。但是没有讲解如何实现这种高效的编码。 阅读全文
posted @ 2016-05-08 17:08 CHIPER 阅读(148) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(encoded-parameter style with registered outputs不推荐但是经常有人写这样的代码)
摘要：这样写法，不利与综合，case语句中比较也是full-vector比较。 阅读全文
posted @ 2016-05-08 13:28 CHIPER 阅读(206) 评论(0) 推荐(0)
paper:synthesizable finit state machine design techniques using the new systemverilog 3.0 enhancements之onehot coding styles(index-parameter style with registered outputs)
摘要：case语句中，对于state/next 矢量仅仅做了1-bit比较。 parameter 值不是表示FSM的状态编码，而是表示state/next变量的索引。 阅读全文
posted @ 2016-05-08 13:15 CHIPER 阅读(199) 评论(0) 推荐(0)
paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 standard verilog FSM conding styles(三段式)
摘要：Three always block style with registered outputs(Good style) 阅读全文
posted @ 2016-05-07 12:58 CHIPER 阅读(401) 评论(0) 推荐(0)
paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 standard verilog FSM conding styles(二段式)
摘要：1.Two always block style with combinational outputs(Good Style) 对应的代码如下： 2段式总结： （1)the combinational always block sensitivity list is sensitve to chan 阅读全文
posted @ 2016-05-07 12:02 CHIPER 阅读(448) 评论(0) 推荐(0)
paper:synthesizable finite state machine design techniques using the new systemverilog 3.0 enhancements 之 FSM Coding Goals
摘要：1.the fsm coding style should be easily modifiable to change state encoding and FSM styles. FSM 的的 状态编码和风格易于改变 2.the coding style should be compact. 代 阅读全文
posted @ 2016-05-07 11:32 CHIPER 阅读(378) 评论(0) 推荐(0)
paper:基于verilog HDL 的高速可综合FSM设计
摘要：1.寄存器输出型状态机 VS 组合逻辑输出型状态机 2.状态编码方法 这块讲的不好，也比较少。 3.系统设计中模块划分的指导性原则 阅读全文
posted @ 2016-05-07 01:24 CHIPER 阅读(349) 评论(0) 推荐(0)
解决linux不能解压rar格式压缩包
摘要：1download rarlinux-x64-5.3.0.tar.gz data package 2.tar xvf rarlinux-64-5.3.0.tar.gz 3. cd rar and then run makefile 4.这样就可用unrar command . 阅读全文
posted @ 2016-05-07 00:44 CHIPER 阅读(941) 评论(0) 推荐(0)
设计经验（lacc）
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posted @ 2016-05-05 19:23 CHIPER 阅读(9) 评论(0) 推荐(0)