【转载】Cadence验证仿真工具IUS和IES
本博客转自： cadence验证仿真工具IUS和IES | 骏的世界http://www.lujun.org.cn/?p=3714 cadence验证仿真工具IUS和IES cadence，有两大验证仿真工具。一个是IUS，一个是IES。 IUS是cadence以前的仿真工具，功能略弱。代表工具，n ...
SystemVerilog搭建APB_I2C IP 层次化验证平台
一、前言 近期疫情严重，身为社畜的我只能在家中继续钻研技术了。之前写过一篇关于搭建FIFO验证平台的博文，利用SV的OOP特性对FIFO进行初步验证，但有很多不足之处，比如结构不够规范、验证组件类不独立于DUT等问题。此次尝试验证更复杂的IP，并利用SV的更多高级特性来搭建层次化验证平台。 二、AP ...
[Verilog] indexed part-select +:
That syntax is called an indexed part-select. The first term is the bit offset and the second term is the width. It allows you to specify a variable f ...
代码中理解CPU结构及工作原理
一、前言 从研究生开始到工作半年，陆续在接触MCU SOC这些以CPU为核心的控制器，但由于专业的原因一直对CPU的内部结构和工作原理一知半解。今天从一篇博客中打破一直以来的盲区。特此声明，本文设计思想及代码均源于如下博文，这里仅用于自己学习记录，以及分享心得之用。 简易CPU的设计和实现_阡飞陌- ...
干货分享，FPGA硬件系统的设计技巧
PGA的硬件设计不同于DSP和ARM系统，比较灵活和自由。只要设计好专用管脚的电路，通用I/O的连接可以自己定义。因此，FPGA的电路设计中会有一些特殊的技巧可以参考。 1. FPGA管脚兼容性设计 FPGA在芯片选项时要尽量选择兼容性好的封装。那么，在硬件电路设计时，就要考虑如何兼容多种芯片的问题 ...
Ncverilog 仿真quartus generate IP的要点
Ncverilog 仿真quartus generate IP的要点 最近利用quartus II 生成plll 的IP，利用nclaunch 仿真的时候老是报错， 提示unresolved in worklib. 苦思良久不得要领，后仔细看了quartus 的 userbook and nclau ...
verilog HDL 进击之路
Verilog 进击之路 - 夯实基础第一节之结构化设计 随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，Verilog HDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。最近一直在看 A Guide to Digital Deisgn and Synthesis ...
你知道Verilog HDL程序是如何构成的吗
本节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。 二十进制编码器及Verilog HDL描述 二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号为高电平时，输出相应的BCD码，因此也称为1 ...
[FPGA] Verilog 燃气灶控制器的设计与实现
燃气灶控制器的设计与实现 一、引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5（其引脚表见本人另一博文：可编程实验板EPM1270T144C5使用说明），通过可编程实验板实现一个基本的模拟燃气灶。 二、设计课题的基本要求 1、 燃气灶的控制按键有三个：点火/关闭按键 BTN7 ...
tinyriscv---一个从零开始写的极简、易懂的开源RISC-V处理器核
本项目实现的是一个微riscv处理器核(tinyriscv)，用verilog语言编写，只求以最简单、最通俗易懂的方式实现riscv指令的功能，因此没有特意去对代码做任何的优化，因此你会看到里面写的代码有很多冗余的地方。tinyriscv处理器核有以下特点： 1)实现了RV32I指令集，通过risc ...
[FPGA]Verilog 60s秒表计时器（最大可计时间长达9min）
[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 ...
FPGA基础（verilog语言）——语法篇
verilog语言简介 verilog语言是一种语法类似于c的语言，但是与c语言也有不同之处，比如： 1.verilog语言是并行的，每个always块都是同时执行，而c语言是顺序执行的 2.verilog又被称作硬件描述语言，在用verilog语言编程的时候，不如说是在用verilog描述一段电路 ...
【心得】Lattice EPC3 PCS使用经验
Lattice FPGA ECP3 PCS IP使用心得，包括仿真、上板经验。 ...
基于AHB总线的master读写设计（Verilog）
一、AHB总线学习 1. AHB总线结构 如图所示，AHB总线系统利用中央多路选择机制实现主机与从机的互联问题。从图中可以看出，AHB总线结构主要可分为三部分：主机、从机、控制部分。控制部分由仲裁器、数据多路选择、地址和数据多路选择及地址译码器组成。主机首先需要向仲裁器提出使用总线的请求hbusre ...
FPGA 开发详细流程你了解吗？
FPGA 的详细开发流程就是利用 EDA 开发工具对 FPGA 芯片进行开发的过程。 FPGA 的详细开发流程如下所示，主要包括电路设计、设计输入、综合（优化）、布局布线（实现与优化）、编程配置五大步骤，其中，还有功能仿真、静态仿真、时序仿真三大仿真，以及综合约束、布局布线约束（包括位置约束和时序约 ...
如何在Quartus II中查看RTL原理图
整个工程代码编写并且编译完成之后，标题栏选择Tools→Netlist Viewers→RTL Viewer即可 ...
【代码更新】同步FIFO design and IP level verification
一、前言 应聘IC前端相关岗位时，FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长，灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。 二、IP设计 FIFO这一IP ...
【FPGA】Verilog实现交通信号灯
更新： 其余各部分代码已公布。 大二数字电路的课程设计中，有一份日常作业使用Xilinx FPGA实现简易交通信号灯，但很可惜当时时间有限，没能最终完成。正好在这一学期选修SOPC设计课程，同样采用了Xilinx FPGA，故打算重新完成交通信号灯的相关内容。 本项目采用Digilent公司生产的B ...
ubuntu16.4 环境移植linux到zynq
安装petalinux(利用petalinux工具移植Linux) 下载petalinux https://www.xilinx.com/support/download 下载 zcu102 ZCU102 BSP 安装petaLinux 把shell设置成bash（这一步看不懂的话可以忽略，因为有些 ...
Ubuntu16.4安装Vivado Design Suite sdx2019.1
1：下载安装包。到Xilinx官网下载下面为网址： https://www.xilinx.com/support/download.html 2：进入安装包路径，打开终端 Ctrl+alt +t shell：sudo tar xvzf "你的下载文件路径+文件名.tar.gz" 3：安装 shell ...
