Verilog HDL交通灯的实现
在家实在闲的没事儿干，翻出来了大三上学期的EDA课的小实验，也就是设计一个二愣子交通灯啦，只会自己按设定好的时间闪,红灯、绿灯，黄灯和转向灯； 各灯显示时长：哎呀~ 懒得写了，后面程序里都有。 芯片：FPGA、Cylone IV E 系列的 EP4CE6E22C8，144引脚。 外置时钟：1Hz 以 ...
Vivado HLx 2019.1下载、安装与激活
下载： 官网：https://china.xilinx.com/support/download.html，可下载网络安装器，也可下载安装包（26.55G），但这两种方法下载速度太慢，大概为几十K，需几天的时间。 我的网盘有下载好的安装包（Vivado HLx 2019.1）： 链接：https:/ ...
【转载】Modelsim 与Vivado联合仿真版本对应问题
Modelsim 与Vivado联合仿真版本对应问题 Solution Vivado Design Suite 2018.3 Mentor Graphics ModelSim SE/DE/PE (10.6c)Mentor Graphics Questa Advanced Simulator (10. ...
ZYNQ入门实例——定时器中断与程序固化
一、前言 APU系统中CPU以串行执行代码的方式完成操作，软件方式很难做到精准计时，因此调用内部定时器硬件完成计时是更好的选择。本文以定时器中断方式控制LED周期性闪烁为例学习私有定时器的使用。同时学习如何将软件程序与硬件比特流文件一起固化到SD卡中，实现上电自动配置与启动自定义系统。 功能定义：通 ...
ZYNQ自定义AXI总线IP应用——PWM实现呼吸灯效果
一、前言 在实时性要求较高的场合中，CPU软件执行的方式显然不能满足需求，这时需要硬件逻辑实现部分功能。要想使自定义IP核被CPU访问，就必须带有总线接口。ZYNQ采用AXI BUS实现PS和PL之间的数据交互。本文以PWM为例设计了自定义AXI总线IP，来演示如何灵活运用ARM+FPGA的架构。 ...
Verilog HDL学习_1：分频器/PWM的实现
（一）参考学习资料 （二）实际操作 1. 相关变量计算： First Initial Second Initial Upper case H X ASCII (Dec) 72 88 Lengths of the pulse Mu Mu_1 2.5*105 Mu_2 2.5*105 k : mu ku ...
ZYNQ入门实例——三种GPIO应用、中断系统及软硬件交叉触发调试
一、前言 Xlinx的ZYNQ系列SOC集成了APU、各种专用外设资源和传统的FPGA逻辑，为ARM+FPGA的应用提供助力，降低功耗和硬件设计难度的同时极大提高两者间传输的带宽。之前在研究生课题中使用过ZYNQ搭建环路系统对算法进行板级验证，但并没有深入使用和理解这个异构平台，今天算是对入门的总结 ...
【转载】Cadence验证仿真工具IUS和IES
本博客转自： cadence验证仿真工具IUS和IES | 骏的世界http://www.lujun.org.cn/?p=3714 cadence验证仿真工具IUS和IES cadence，有两大验证仿真工具。一个是IUS，一个是IES。 IUS是cadence以前的仿真工具，功能略弱。代表工具，n ...
SystemVerilog搭建APB_I2C IP 层次化验证平台
一、前言 近期疫情严重，身为社畜的我只能在家中继续钻研技术了。之前写过一篇关于搭建FIFO验证平台的博文，利用SV的OOP特性对FIFO进行初步验证，但有很多不足之处，比如结构不够规范、验证组件类不独立于DUT等问题。此次尝试验证更复杂的IP，并利用SV的更多高级特性来搭建层次化验证平台。 二、AP ...
[Verilog] indexed part-select +:
That syntax is called an indexed part-select. The first term is the bit offset and the second term is the width. It allows you to specify a variable f ...
代码中理解CPU结构及工作原理
一、前言 从研究生开始到工作半年，陆续在接触MCU SOC这些以CPU为核心的控制器，但由于专业的原因一直对CPU的内部结构和工作原理一知半解。今天从一篇博客中打破一直以来的盲区。特此声明，本文设计思想及代码均源于如下博文，这里仅用于自己学习记录，以及分享心得之用。 简易CPU的设计和实现_阡飞陌- ...
干货分享，FPGA硬件系统的设计技巧
PGA的硬件设计不同于DSP和ARM系统，比较灵活和自由。只要设计好专用管脚的电路，通用I/O的连接可以自己定义。因此，FPGA的电路设计中会有一些特殊的技巧可以参考。 1. FPGA管脚兼容性设计 FPGA在芯片选项时要尽量选择兼容性好的封装。那么，在硬件电路设计时，就要考虑如何兼容多种芯片的问题 ...
Ncverilog 仿真quartus generate IP的要点
Ncverilog 仿真quartus generate IP的要点 最近利用quartus II 生成plll 的IP，利用nclaunch 仿真的时候老是报错， 提示unresolved in worklib. 苦思良久不得要领，后仔细看了quartus 的 userbook and nclau ...
verilog HDL 进击之路
Verilog 进击之路 - 夯实基础第一节之结构化设计 随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，Verilog HDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。最近一直在看 A Guide to Digital Deisgn and Synthesis ...
你知道Verilog HDL程序是如何构成的吗
本节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。 二十进制编码器及Verilog HDL描述 二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号为高电平时，输出相应的BCD码，因此也称为1 ...
[FPGA] Verilog 燃气灶控制器的设计与实现
燃气灶控制器的设计与实现 一、引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5（其引脚表见本人另一博文：可编程实验板EPM1270T144C5使用说明），通过可编程实验板实现一个基本的模拟燃气灶。 二、设计课题的基本要求 1、 燃气灶的控制按键有三个：点火/关闭按键 BTN7 ...
tinyriscv---一个从零开始写的极简、易懂的开源RISC-V处理器核
本项目实现的是一个微riscv处理器核(tinyriscv)，用verilog语言编写，只求以最简单、最通俗易懂的方式实现riscv指令的功能，因此没有特意去对代码做任何的优化，因此你会看到里面写的代码有很多冗余的地方。tinyriscv处理器核有以下特点： 1)实现了RV32I指令集，通过risc ...
[FPGA]Verilog 60s秒表计时器（最大可计时间长达9min）
[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 ...
FPGA基础（verilog语言）——语法篇
verilog语言简介 verilog语言是一种语法类似于c的语言，但是与c语言也有不同之处，比如： 1.verilog语言是并行的，每个always块都是同时执行，而c语言是顺序执行的 2.verilog又被称作硬件描述语言，在用verilog语言编程的时候，不如说是在用verilog描述一段电路 ...
【心得】Lattice EPC3 PCS使用经验
Lattice FPGA ECP3 PCS IP使用心得，包括仿真、上板经验。 ...
