cache verilog实现
cache原理： https://www.cnblogs.com/mikewolf2002/p/10984976.htmlcache的verilog实现实现的cache是16k, 4way组相连cache，每个set是256 个cacheline，每个cacheline是16 byte，所以总的si... ...
【基本知识】FIFO
1.简介 定义： FIFO（First In First Out）一种先入先出（读写数据是只能顺序写入顺序读出）的数据缓存器，读写数据时，其内部读写指针自动加1，因此没有外部地址线，使用简单。 分类： FIFO可以分为同步FIFO和异步FIFO。同步FIFO的写入时钟和读取时钟完全一样，内核时一个简 ...
数字IC设计入门必备——VIM自定义模板调用与VCS基本仿真操作示例
一、前言 毕业论文答辩结束，闲下来写篇文章。芯片研发人员都在Linux系统下借助各种EDA工具和代码语言完成工作，因此提高代码开发效率，熟练运用开发工具是十分必要的。本文讲述VIM编辑神器的verilogHDL自定义模板调用以及VCS仿真软件的基本使用方式。 二、VIM编辑器自定义模板调用 在之前的 ...
AHB总线协议(二)
下图是8拍回环字突发传输：地址将在 32 字节边界处回环因此地址 0x3C 之后的地址是 0x20。下图是8增量半字突发传输，所以地址每次增加 2 个字节并且突发在递增因此地址连续增加通过了 16 字节边界。下图是未定义长度的增量突发。两个半字传输在地址 0x20 处开始。半字传输地址增加为 2。 ... ...
FPGA+ADV7511实现HDMI显示
一、前言 目前FPGA成为了视频图像实时处理的主要平台。显示作为图像应用设备的必要功能，对整体系统处理效果非常关键。HDMI是现阶段主流的显示接口，本文基于ADV7511芯片的HDMI显示系统，讲述HDMI显示过程中的一些原理和经验总结。 二、色彩空间转换 之前通过VGA接口显示图像时只清楚RGB图 ...
FPGA控制RGMII接口PHY芯片基础
一、前言 网络通信中的PHY芯片接口种类有很多，之前接触过GMII接口的PHY芯片RTL8211EG。但GMII接口数量较多，本文使用RGMII接口的88E1512搭建网络通信系统。这类接口总线位宽小，可以降低电路成本，在实际项目中应用更广泛。 二、从GMII过度到RGMII 先看看GMII和RGM ...
【转载】数字IC设计流程及开发工具
原文链接：https://www.zhihu.com/question/28322269/answer/42048070 Design Flow <img src="https://pic1.zhimg.com/50/c21722c94ed307d02d10330460cf68 ...
数字信号处理专题（3）——FFT运算初探
一、前言 FFT运算是目前最常用的信号频谱分析算法。在本科学习数字信号处理这门课时一直在想：学这些东西有啥用？公式推来推去的，有实用价值么？到了研究生后期才知道，广义上的数字信号处理无处不在：手机等各种通信设备和WIFI的物理层信号处理、摄像头内的ISP、音频信号的去噪等。各种算法中，FFT是查看信 ...
【转载】Verilog中的parameter
1. 概述 在Verilog中我们常常会遇到要将一个常量（算法中的某个参数）赋给很多个变量的情况，如： x = 10;y = 10;z = 10;如果此时10要改为9，就需要在代码中修改3个地方，非常的不方便，并且这个10是没有任何意义的，我们不知道它代表什么，所以为了代码的易重用、易读性，我们应使 ...
FPGA高速ADC接口实战——250MSPS采样率ADC9481
一、前言 最近忙于硕士毕业设计和论文，没有太多时间编写博客，现总结下之前在某个项目中用到的一个高速ADC接口设计部分。ADC这一器件经常用于无线通信、传感、测试测量等领域。目前数字系统对高速数据采集的需求与日俱增，本文使用了米联客的一款速率较高的AD/DA模块ADQ9481来阐述利用FPGA设计高速 ...
ARM与FPGA通过spi通信设计2.spi master的实现
这里主要放两个代码第一个是正常的不使用状态机的SPI主机代码；第二个是状态机SPI代码 1.不使用状态机：特权同学《深入浅出玩转FPGA》中DIY数码相框部分代码： 2.使用状态机的SPI master（来源网络） 第二个例子实现了较为全面的spi主机功能，可以设置SPI相位和极性，有较高的参考价值 ...
【基本知识】verilog中 `define 的使用
背景： 在最近实战开发中发现：对外部芯片进行初始化时，往往需要定义大量参数。 若直接在module中通过localparam或者parameter进行参数定义的话，会带来两个问题： 1.代码长度增加，不够美观； 2.不利于参数和代码修改； 为了解决这两个问题，我想到了在之前在《verilog数字系统 ...
Vivado中xilinx_courdic IP核(求exp指数函数)使用
由于Verilog/Vhdl没有计算exp指数函数的库函数，所以在开发过程中可利用cordic IP核做exp函数即e^x值； 但前提要保证输入范围在（-pi/4—pi/4） 在cordic核中e^x = sinh + cosh所以在配置cordic时点选sinh and cosh即可 如下图： i ...
PCIE_DMA实例四：xapp1052在Xilinx 7系列(KC705/VC709)FPGA上的移植
基于xapp1052，提供K7 325t完整工程文件，用户接口为FIFO接口，方便使用，附windows驱动和测试程序 ...
Verilog使用相对路径时应注意的问题
在Quartus编译环境下，使用include, fopen等文件操作指令时，会涉及到文件路径问题。 以 E:\quartus_project\sd_card_controller\rtl\sd_wb_driver\sd_defines.vh 参数定义文件为例， 1. 使用绝对路径，可用以下写法，需 ...
实测—fft IP核使用（包括ifft的配置使用）
Vivado xilinx fft9.0 使用笔记： ****注 仿真实测1024点的转换需要经过1148个时钟周期才能得到转换结果； 模块配置信号含义请参考pg109文档手册（写的贼烂会看晕），不详细说明； 一、查找fft IP核按如下几图配置可实现正确的fft转换结果： 配置1个转换通道；转换数 ...
基于fpga的vga学习（3）
本次学习如何通过vga发送数字、文字、字母， 首先利用建模软件，将想要发送的数据通过数学建模转换，这里我用的软件是PCtoLCD，具体效果如下 这里可以看出，建模将数据装换成0和1，一个字母用16x8的像素点构成，然后将前景表现 为1，背景表现为0， 这样子就可以直接用fpga通过对0和1的判断，直 ...
基于fpga的vga学习（1）
这次学习我主要掌握了vga的基本运行原理。 vga基本概念： VGA时序主要包括两条信号线（HS,VS）的输出——行扫描和场扫描。VGA采用逐行扫描，每个像素对应的点扫描。行与行之间存在消隐以及显示时期，场与场之间也类似。行扫描可分为以下几个阶段：同步、消隐后肩、显示期、消隐前肩再到下个周期同步为一 ...
自定义AXI总线形式SPI接口IP核，点亮OLED
一、前言 最近花费很多精力在算法仿真和实现上，外设接口的调试略有生疏。本文以FPGA控制OLED中的SPI接口为例，重新夯实下基础。重点内容为SPI时序的RTL设计以及AXI-Lite总线分析。当然做些项目时可以直接调用Xilinx提供的SPI IP核，这里仅出于练习的目的考虑。 二、接口时序分析 ...
【心得】Lattice Diamond 后端约束实战小结
Lattice Diamond后端约束，位置约束，IOB IO 寄存，时序约束的实战经验 ...
