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FPGA基础（verilog语言）——语法篇

verilog语言简介 verilog语言是一种语法类似于c的语言，但是与c语言也有不同之处，比如： 1.verilog语言是并行的，每个always块都是同时执行，而c语言是顺序执行的 2.verilog又被称作硬件描述语言，在用verilog语言编程的时候，不如说是在用verilog描述一段电路 ...

FPGA坚持者 发布于 2019-11-24 21:19 评论(1)阅读(128)
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【心得】Lattice EPC3 PCS使用经验

Lattice FPGA ECP3 PCS IP使用心得，包括仿真、上板经验。 ...

NicoWei 发布于 2019-11-05 15:01 评论(0)阅读(32)
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基于AHB总线的master读写设计（Verilog）

一、AHB总线学习 1. AHB总线结构 如图所示，AHB总线系统利用中央多路选择机制实现主机与从机的互联问题。从图中可以看出，AHB总线结构主要可分为三部分：主机、从机、控制部分。控制部分由仲裁器、数据多路选择、地址和数据多路选择及地址译码器组成。主机首先需要向仲裁器提出使用总线的请求hbusre ...

刘羽冰 发布于 2019-10-21 17:18 评论(1)阅读(298)
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FPGA 开发详细流程你了解吗？

FPGA 的详细开发流程就是利用 EDA 开发工具对 FPGA 芯片进行开发的过程。 FPGA 的详细开发流程如下所示，主要包括电路设计、设计输入、综合（优化）、布局布线（实现与优化）、编程配置五大步骤，其中，还有功能仿真、静态仿真、时序仿真三大仿真，以及综合约束、布局布线约束（包括位置约束和时序约 ...

新芯时代 发布于 2019-09-26 13:55 评论(0)阅读(319)
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如何在Quartus II中查看RTL原理图

整个工程代码编写并且编译完成之后，标题栏选择Tools→Netlist Viewers→RTL Viewer即可 ...

No_Border_Tech 发布于 2019-09-22 08:58 评论(0)阅读(530)
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同步FIFO design and IP level verification

一、前言 应聘IC前端相关岗位时，FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长，灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。 二、IP设计 FIFO这一IP ...

没落骑士 发布于 2019-09-21 20:26 评论(1)阅读(363)
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【FPGA】Verilog实现交通信号灯

大二数字电路的课程设计中，有一份日常作业使用Xilinx FPGA实现简易交通信号灯，但很可惜当时时间有限，没能最终完成。正好在这一学期选修SOPC设计课程，同样采用了Xilinx FPGA，故打算重新完成交通信号灯的相关内容。 本项目采用Digilent公司生产的BASYS3开发板，基于Xilin ...

_acct 发布于 2019-09-21 14:11 评论(0)阅读(376)
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ubuntu16.4 环境移植linux到zynq

安装petalinux(利用petalinux工具移植Linux) 下载petalinux https://www.xilinx.com/support/download 下载 zcu102 ZCU102 BSP 安装petaLinux 把shell设置成bash（这一步看不懂的话可以忽略，因为有些 ...

7号同窗 发布于 2019-09-19 20:04 评论(0)阅读(196)
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Ubuntu16.4安装Vivado Design Suite sdx2019.1

1：下载安装包。到Xilinx官网下载下面为网址： https://www.xilinx.com/support/download.html 2：进入安装包路径，打开终端 Ctrl+alt +t shell：sudo tar xvzf "你的下载文件路径+文件名.tar.gz" 3：安装 shell ...

7号同窗 发布于 2019-09-19 19:39 评论(0)阅读(273)
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超前进位加法器

概述 之前学习了一位半加器与一/四位全加器的相关知识，接着学习超前进位加法器加深认识 八位级联进位加法器 设计文件 采用硬件行为方式描述八位全加器 仿真结构图 仿真文件 仿真波形 说明：首先在设计文件中，由最开始的进位输入ci逐级传递给c，最后传递给co，每位数据都需要传递一次上级数据，代码运算次数 ...

mxdon 发布于 2019-08-08 23:42 评论(0)阅读(277)
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使用verilog编写锁存器与触发器

需要注意的地方有四点： 1、关于锁存器与触发器在原理上的不同点，以及代码的不同点 2、关于高电平有效与低电平有效之前的区别 3、理解实现复位与实现D触发器之间的区别 4、理解同步与异步之间的区别 锁存器代码编写 Module D_latch(d,clk,q); Input d; Input lck; ...

jevonFPGA 发布于 2019-08-03 11:08 评论(0)阅读(159)
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Turbo码基本框架

1. 基本原理 1.1 定义 1.2 分量码设计 2. 编码方法 2.1 交织器的设计 2.2 分量编码器 2.3 删余矩阵及复用 3. 译码方法和算法 3.1 迭代译码 3.2 MAP类算法 3.3 SVOA 4. MATLAB仿真和实现 4.1 编码 4.2 译码 4.3 联合仿真 ...

嗨喽来了 发布于 2019-07-24 18:28 评论(0)阅读(153)
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ZYNQ笔记（2）：PS端——Hello World ！

PL端使用过后，来到了ZYNQ核心的部分：PS端，现在用Vivado软件对ZYNQ-7000开发板的PS端进行第一个程序设计：Hello World。 一、新建Vivado工程 1.打开Vivado，新建一个工程，Next 2.设置工程名称和工程所在目录，Next 3.选择第一项：RTL Proje ...

咸鱼FPGA 发布于 2019-07-13 19:46 评论(0)阅读(456)
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基于verilog的分频器设计（半整数分频，小数分频：下）

第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。 小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首 ...

ylLiu 发布于 2019-07-12 09:03 评论(0)阅读(189)
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乘法器——booth编码

博主最近在学习加法器、乘法器、IEEE的浮点数标准，作为数字IC的基础。当看到booth编码的乘法器时，对booth编码不是很理解，然后在网上找各种理解，终于豁然开朗。现将一个很好的解释分享给大家，希望能对大家有所帮助。 首先，看看这几个公式： 可以证明的是，这三个公式是相等的，一个有符号的二进制数 ...

小k_2019 发布于 2019-07-06 22:05 评论(0)阅读(481)
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FGPA异步信号问题

FPGA在处理异步信号时，尽量打1~2拍寄存器，否则在线调试会发现各种奇怪问题。 下面是verilog代码 在线调试发现，计数器在跳变 原因是cmd_start由ARM输出，与FPGA时钟异步，需要打1~2拍寄存器 这样修改后不会出现计数异常跳变 ...

愤怒的小龙虾 发布于 2019-06-26 20:16 评论(0)阅读(110)