FPGA 开发详细流程你了解吗？
FPGA 的详细开发流程就是利用 EDA 开发工具对 FPGA 芯片进行开发的过程。 FPGA 的详细开发流程如下所示，主要包括电路设计、设计输入、综合（优化）、布局布线（实现与优化）、编程配置五大步骤，其中，还有功能仿真、静态仿真、时序仿真三大仿真，以及综合约束、布局布线约束（包括位置约束和时序约 ...
如何在Quartus II中查看RTL原理图
整个工程代码编写并且编译完成之后，标题栏选择Tools→Netlist Viewers→RTL Viewer即可 ...
同步FIFO design and IP level verification
一、前言 应聘IC前端相关岗位时，FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长，灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。 二、IP设计 FIFO这一IP ...
【FPGA】Verilog实现交通信号灯
大二数字电路的课程设计中，有一份日常作业使用Xilinx FPGA实现简易交通信号灯，但很可惜当时时间有限，没能最终完成。正好在这一学期选修SOPC设计课程，同样采用了Xilinx FPGA，故打算重新完成交通信号灯的相关内容。 本项目采用Digilent公司生产的BASYS3开发板，基于Xilin ...
ubuntu16.4 环境移植linux到zynq
安装petalinux(利用petalinux工具移植Linux) 下载petalinux https://www.xilinx.com/support/download 下载 zcu102 ZCU102 BSP 安装petaLinux 把shell设置成bash（这一步看不懂的话可以忽略，因为有些 ...
Ubuntu16.4安装Vivado Design Suite sdx2019.1
1：下载安装包。到Xilinx官网下载下面为网址： https://www.xilinx.com/support/download.html 2：进入安装包路径，打开终端 Ctrl+alt +t shell：sudo tar xvzf "你的下载文件路径+文件名.tar.gz" 3：安装 shell ...
使用verilog编写锁存器与触发器
需要注意的地方有四点： 1、关于锁存器与触发器在原理上的不同点，以及代码的不同点 2、关于高电平有效与低电平有效之前的区别 3、理解实现复位与实现D触发器之间的区别 4、理解同步与异步之间的区别 锁存器代码编写 Module D_latch(d,clk,q); Input d; Input lck; ...
Turbo码基本框架
1. 基本原理 1.1 定义 1.2 分量码设计 2. 编码方法 2.1 交织器的设计 2.2 分量编码器 2.3 删余矩阵及复用 3. 译码方法和算法 3.1 迭代译码 3.2 MAP类算法 3.3 SVOA 4. MATLAB仿真和实现 4.1 编码 4.2 译码 4.3 联合仿真 ...
ZYNQ笔记（2）：PS端——Hello World ！
PL端使用过后，来到了ZYNQ核心的部分：PS端，现在用Vivado软件对ZYNQ-7000开发板的PS端进行第一个程序设计：Hello World。 一、新建Vivado工程 1.打开Vivado，新建一个工程，Next 2.设置工程名称和工程所在目录，Next 3.选择第一项：RTL Proje ...
基于verilog的分频器设计（半整数分频，小数分频：下）
第二种方法：对进行奇数倍n分频时钟，首先进行n/2分频（带小数，即等于(n-1)/2+0.5），然后再进行二分频得到。得到占空比为50%的奇数倍分频。下面讲讲进行小数分频的设计方法。 小数分频：首先讲讲如何进行n+0.5分频，这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首 ...
乘法器——booth编码
博主最近在学习加法器、乘法器、IEEE的浮点数标准，作为数字IC的基础。当看到booth编码的乘法器时，对booth编码不是很理解，然后在网上找各种理解，终于豁然开朗。现将一个很好的解释分享给大家，希望能对大家有所帮助。 首先，看看这几个公式： 可以证明的是，这三个公式是相等的，一个有符号的二进制数 ...
FGPA异步信号问题
FPGA在处理异步信号时，尽量打1~2拍寄存器，否则在线调试会发现各种奇怪问题。 下面是verilog代码 在线调试发现，计数器在跳变 原因是cmd_start由ARM输出，与FPGA时钟异步，需要打1~2拍寄存器 这样修改后不会出现计数异常跳变 ...
cache verilog实现
cache原理： https://www.cnblogs.com/mikewolf2002/p/10984976.htmlcache的verilog实现实现的cache是16k, 4way组相连cache，每个set是256 个cacheline，每个cacheline是16 byte，所以总的si... ...
【实战经验】--Xilinx--IPCore--FIFO
1.简介 定义： FIFO（First In First Out）一种先入先出（读写数据是只能顺序写入顺序读出）的数据缓存器，读写数据时，其内部读写指针自动加1，因此没有外部地址线，使用简单。 分类： FIFO可以分为同步FIFO和异步FIFO。同步FIFO的写入时钟和读取时钟完全一样，内核时一个简 ...
数字IC设计入门必备——VIM自定义模板调用与VCS基本仿真操作示例
一、前言 毕业论文答辩结束，闲下来写篇文章。芯片研发人员都在Linux系统下借助各种EDA工具和代码语言完成工作，因此提高代码开发效率，熟练运用开发工具是十分必要的。本文讲述VIM编辑神器的verilogHDL自定义模板调用以及VCS仿真软件的基本使用方式。 二、VIM编辑器自定义模板调用 在之前的 ...
AHB总线协议(二)
下图是8拍回环字突发传输：地址将在 32 字节边界处回环因此地址 0x3C 之后的地址是 0x20。下图是8增量半字突发传输，所以地址每次增加 2 个字节并且突发在递增因此地址连续增加通过了 16 字节边界。下图是未定义长度的增量突发。两个半字传输在地址 0x20 处开始。半字传输地址增加为 2。 ... ...
FPGA+ADV7511实现HDMI显示
一、前言 目前FPGA成为了视频图像实时处理的主要平台。显示作为图像应用设备的必要功能，对整体系统处理效果非常关键。HDMI是现阶段主流的显示接口，本文基于ADV7511芯片的HDMI显示系统，讲述HDMI显示过程中的一些原理和经验总结。 二、色彩空间转换 之前通过VGA接口显示图像时只清楚RGB图 ...
FPGA控制RGMII接口PHY芯片基础
一、前言 网络通信中的PHY芯片接口种类有很多，之前接触过GMII接口的PHY芯片RTL8211EG。但GMII接口数量较多，本文使用RGMII接口的88E1512搭建网络通信系统。这类接口总线位宽小，可以降低电路成本，在实际项目中应用更广泛。 二、从GMII过度到RGMII 先看看GMII和RGM ...
【转载】数字IC设计流程及开发工具
原文链接：https://www.zhihu.com/question/28322269/answer/42048070 Design Flow <img src="https://pic1.zhimg.com/50/c21722c94ed307d02d10330460cf68 ...
