摘要：MDIO概述 MDIO接口，是Management Data Input/Output的缩写。MDIO接口包含在IEEE802.3协议中，是专用于以太PHY的管理的串行总线接口。 MDIO应用框图 图1 MDIO应用框图 图1为MDIO应用框图。STA设备通过MDIO接口与PHY通信。STA（Sta
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摘要：首先要证明反码和原码之间的关系 原码 000 0101 反码 111 1010 111 1111 所以 111 1111 - 000 0101（原码） 111 1010（反码） 我们只要将原码与反码的和加上1，就能变成1000 0000，而1000 0000是byte的模。 然后利用反码和补码之间的
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摘要：转自：https://blog.csdn.net/puss0/article/details/115265281 我们都知道在计算机中，数字是以补码的形式存储的，好处就是利于减法计算，可是为什么呢？让我们来试图回答以下几个问题。 什么是补码，如何计算？ 补码如何将减法转化为加法？ 但凡编程入过门，都
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摘要：举个2位机的例子，假设我们的PC机是2位机，即只能表示4个数字：00，01，10，11，这时Byte的范围是0~3， 所谓补码，就是这样来映射: 00~0 01~1 10~-2 11~-1 所谓反码，就是这样来映射: 00~+0 01~1 10~-1 11~-0 所谓原码，就是这样来映射: 00~+
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摘要：CPU主要组成 CPU主要由，控制单元，运算单元，存储单元，三大部分组成。 运算单元：包括 ALU、FPU。 控制单元：包括 指令控制器，时序控制器，总线控制器，中断控制器。 存储单元：包括 通用寄存器，状态寄存器，cache。 CPU运算过程 取指令，译码，执行，写回。 CPU从存储器或高速缓冲存
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摘要：Xilinx FPGA资源解析与使用系列——DSP48E使用实例（四） 实现功能 代码写法 用DSP48E1实现 资源对比分析 综合结果 总结 ) 实现功能 前面一个博文我们介绍了DSP48E1资源实现了一个DSP48E1实现2个24bit的累加器的功能P1 = P1+ B1 *C1P2 = P2+
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摘要：Xilinx FPGA资源解析与使用系列——DSP48E使用实例（三） 前言 实现功能 一般写法 用DSP48E1实现 功能对比分析 资源对比分析 时序性能分析 总结 写在最后 ) 前言 前面我们介绍了DSP48E1资源可以非常的灵活的使用，而且也给出了它的原语模型，现在我们用一个例子来说明它的妙用
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摘要：Xilinx FPGA资源解析与使用系列——DSP48E（二） 原语模型 OPMODE ALUMODE DSP48E1 例化 总结 原语模型 看到这里心里已经有一万只草泥马在奔腾了，尼玛一个乘法器居然这么多控制线。但看到后面这个图后心中稍微安心了点 这个图就比较明了了，我们主要关注一些什么信号呢。
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摘要：原文：https://myfpga.blog.csdn.net/article/details/121981919 Xilinx FPGA资源解析与使用系列——DSP48E（一） 前言 DSP48E1 Slice Features 结构细节 总结 前言 以7系列FPGA为参考，参考文档（ug479）
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摘要：1.传输速率、带宽、传播速率 网络技术中的速率指的是数据的传输速率（额定速率或标称速率，而并非网络实际上运行的速率），也称为数据率或者比特率，单位bit/s（b/s，bps）。计算机每秒钟可以向所连接的媒体或网络注入（发送）多少个比特，也就是传输速率。 计算机网络中的带宽表示网络中某通道传送数据的能
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摘要：乘法 multiplication加法 adder周期 cycle就是mac，乘加器，表示一个周期完成一次乘法和加法运算。dsp的重要性能指标。DSP的主要工作就是大量的乘加器运算
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摘要：单口 RAM（Single RAM）、双口 RAM（Dual RAM）、简单双口 RAM（Simple-Dual RAM）、真双口 RAM（True-Dual RAM）有什么不同？ 【华为2021秋招】FPGA逻辑笔试解析【独家】【数字IC】【FPGA逻辑】【2021届秋招】中的第 2 题，答案正确
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摘要：verilog中， “！”表示逻辑求反，“~”表示按位求反。 当对位宽为1的变量进行操作时，这两个操作符的作用是一样的，都是求反。 当对位宽为2的变量a[1:0]进行操作时，这两个操作符的作用就不一样了：“！”表示~（a[0] | a[1]），只有当a的每一位都为0时，结果才为1，条件判断中 if(
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摘要：计算机是如何做减法的 对于加法来说，计算机很容易实现，加法是始终从两个加数的最右列向最左列进行计算的，每一列的的进位加到下一列中。而在减法中没有进位，只有借位，它与加法存在本质的区别。 例如，我们可以先看一道例题： 要解决这个问题，我们首先从最右列入手，可以看见，6是大于3的，所以要从5上借1，再用
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摘要：1、 补码和求补运算 补码：对于一个带符号的数来说，正数三码合一(原码、反码、补码都一样)；负数的反码为其原码除符号位以外的各位按位取反，负数的补码是先取反然后加一，不要忘了负数的符号位为1。 求补运算与补码的区别在于，求补运算时不考虑是否有符号位，所有的位都要取反，最后加一，它求得的结果不是求这个
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摘要：原因在于，使用补码，可以将符号位和数值域统一处理；同时，加法和减法也可以统一处理。此外，补码与原码相互转换，其运算过程是相同的，不需要额外的硬件电路。补码是现代计算机使用的编码格式，解决了反码的两个缺点。正数的补码与原码格式相同，负数的补码是将负数绝对值的原码分别按位取反，并加1， 目录 知识梳理：
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摘要：简介 在实际的工程中选择复位策略之前必须考虑许多设计方面的问题，如使用同步复位或者异步复位或者异步复位同步释放(Asynchronous Reset Synchronous Release或者Synchronized Asynchronous Reset)，以及是否每一个触发器都需要进行复位。复位的
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摘要：在 FPGA 复位的设计中，常常听到一个词，叫“异步复位，同步释放”。异步复位相对的是同步复位，很好理解。那么什么是同步释放？为什么要用同步释放？ 本文主要包含以下三点内容： 异步复位异步释放会有什么问题？ 同步释放 异步复位同步释放的时序约束 异步复位有什么问题？ 一般来说，复位信号有效后会保持比
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摘要：什么情况下复位信号需要做异步复位同步释放处理 异步复位同步释放原理 利用前面两级触发器实现特点 问题1 如果没有前面两级触发器的处理异步信号直接驱动系统的触发器会出现什么情况 问题2 复位信号存在亚稳态有危险吗 问题3 如果只做一级触发器同步如何 问题4 两级触发器同步就能消除亚稳态吗 问题5 第一
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摘要：目录 I2C协议 I2C 物理层 I2C协议层 STM32的硬件I2C 软件模拟I2C 部分通信逻辑 附录 I2C协议 I2C 通讯协议(Inter－Integrated Circuit)是由 Phiilps 公司开发的，由于它引脚少，硬件实现简单，可扩展性强，不需要 USART、CAN 等通讯协议
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摘要：FPGA中的基础逻辑单元--Xilinx Xilinx FPGA的组成部分 Configurable Logic Block (CLB)可编程逻辑块 Look-Up Table (LUT)查找表 高速算术逻辑 分布式存储distributed memory或移位寄存器shift register l
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摘要：rs触发器与锁存器，在新手看来非常不容易区分，会经常陷入混淆的情况。本篇文章将对于rs触发器与锁存器的区别进行讲解，帮助各位新手快速区分两者的不同。 Rs触发器与锁存器在数据锁存的方式上有所区别，rs触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以rs触发器的Q输出端在每一
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摘要：目录：1、FPGA中LUT、LATCH、FF的概念 2、LUT、LATCH、FF的相互关系 3、verilog语句与LUT、LATCH、FF的对应关系 4、FPGA的一些参数：LE、ALM、eSRAM、M20K、MLAB、DSP,PEAK 5、RAM、ROM、FIFO 5.1 FIFO、RAM、RO
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摘要：仅初学触发器，而且仅上了一节课。所以以下内容不一定正确，请多指错。 R-S触发器（Set/Reset trigger） 1. 基本R-S触发器（与非） 三郎：计算机数学小书2-D触发器的进化之路470 赞同 · 40 评论文章 这个讲的很好。 特征方程 特征方程的直观理解：输入向量（S，R），输出向
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摘要：可以看到 一个 slice 有4个部分：4个6输入查找表，3个选择器，一个CARRY4进位链，还有8个寄存器。 其中CARRY4可以用来实现加法器，具体如何实现很容易搜到。IO引脚 是可以直接接入CARRY4的DI端的。（IO的输入端可能是下图的AX,BX,CX,DX ？猜测） 浅谈XILINX F
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摘要：单口 RAM（Single RAM）、双口 RAM（Dual RAM）、简单双口 RAM（Simple-Dual RAM）、真双口 RAM（True-Dual RAM）有什么不同？ 对于 分布式 RAM，支持简单双口 RAM 和双口 RAM，不能配置成真双口 RAM。 问题在于：Xilinx 给出的
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摘要：开发软件：VIVADO2019.1.3 FPGA型号：xc7a35tcsg325-2 看完这篇文章你将收获以下内容： 理解SLICEL,SLICEM最本质的区别。 理解什么是单端口DRAM,双端口DRAM，简单双端口DRAM，以及四端口DRAM，SRL。 通过对比调用DRAM 原语/IP产生DRAM
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摘要：在上期《硬件编年史—显示器常见背光种类盘点，蓝光最强的它竟然应用最广？》中，我们浅析了LCD（非自发光特性）屏幕的一些常见种类以及各个变种产品的优劣之处。而如今在个人消费市场中，随着高端智能手机的普及，OLED屏幕正在广泛地出现在人们的视野里，这种以高亮度、高对比度以及浓郁色彩显示效果著称的屏幕越发
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摘要：OLED是当前手机屏幕最主流的技术，那么跟MiniLED、MicroLED相比，在未来，是否仍是如此呢？ 为此，美风君对三者做了如下对比。 OLED 有机发光二极管（Organic Light-Emitting Diode） 有机发光二极管基本结构是由一薄而透明具半导体特性之铟锡氧化物（ITO），与
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摘要：容易视听————是一个轻量、纯净、精华的 音视频知识内容机构 如果看完有帮助，请关注「容易视听」 不论是手机、电视、笔记本、平板、电脑，它们轮番占据了我们每天生活80%的时间，从上班到娱乐，再到学习，每个人都会使用到显示产品。 好多平常在广告或宣传资料中看到的‘OLED’、‘LCD’或‘IPS’这样
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摘要：很多人都能说出LCD屏和OLED屏幕的差别，譬如什么对比度，饱和度，最高亮度等等，但是这些其实都是外在区别，LCD屏和OLED屏幕在底子上的差距就是一个——“能否精细到像素级的控光”。 OLED屏的饱和度看上去为什么高？本质上就是因为其对比度高，其对比度的上限几乎是LCD屏的几百倍几千倍，为什么？因
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摘要：本文作者：大元智能--cob显示屏厂家 1、cob封装的定义 什么是COB？其全称是chip－on－board，即板上芯片封装，是一种区别于SMD表贴封装技术的新型封装方式，具体是将裸芯片用导电或非导电胶粘附在PCB上，然后进行引线键合实现其电气连接，并用胶把芯片和键合引线包封。 这种封装方式并非不
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摘要：逻辑资源： 以Xilinx-SPARTAN6-XC6SLX25为例 LC Logic Cell 逻辑单元 首先介绍概念最简单的逻辑单元，Logic Cell是Xilinx定义的一种标准，用于确定不同系列器件的“大小”。而在所有器件中，LC与LUT都有一个比例，但不同器件的LUT和FF搭配不一定相同，
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摘要：UVM 内建了许多关键的处理机制，帮助实现验证工程师需要的功能。a. Factory 机制Factory机制是产生通用代码的一种典型的软件设计思路。在功能验证中，引入的类经常需要变化。例如，在许多测试中我们可能需要给事务增加更多的约束或字段，或者想在整个环境中或仅仅一个单接口中使用新的派生类。UVM
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摘要：文章目录 一、sequence的执行流程 二、sequence的启动方式——start()/default_sequence 二、sequence生产数据——body( ) 2.1.宏`uvm_do( )的功能 2.2.sequence的嵌套启动 2.3.sequence接收响应rsp 三、conf
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摘要：Verilog中的延时模型 一、专业术语定义 模块路径(module path): 穿过模块，连接模块输入(input端口或inout端口）到模块输出(output端口或inout端口）的路径。 路径延时(path delay)：与特定路径相关的延时 PLI：编程语言接口，提供 Verilog数据结
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摘要：转自：https://blog.csdn.net/sinat_38887014/article/details/80341106 三天前写了一个1101序列检测电路，但是仿真结果一直不对。当我从源文件上绞尽脑汁也不知道哪里错了，后来发现是modelsim在时钟上升沿时对状态的读取方式和我们数电老师讲
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摘要：描述 本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。 1、TTL电平 下面以一个三输入的TTL与非门介绍TTL电平的原理。 三输入TTL与非门 当输入全1时，uI=3.6V，VT1处于倒置工作状态（集电结正偏，发射结反偏），uB1=0.7V×3=2.1V（后
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摘要：转自： https://blog.csdn.net/weixin_44987757/article/details/108230626 1.TTL、CMOS电平不适用于高速应用的原因： （1）电平幅度大，信号高低电平之间的转换时间长，不适用于传输频率达到200MHZ以上的信号；（2）输出信号为单端信
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摘要：描述 本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长，分为两部分：第一部分是同种逻辑电平之间的互连，第二部分是不同种逻辑电平之间的互连。 下面详细介绍第一部分：同种逻辑电平之间的互连。 输入 CML PECL LVDS 输出 CML √ √直流、交流耦合
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摘要：转自原文：https://www.cnblogs.com/wcat/p/11380847.html 参考资料：逻辑电平设计规范 PECL电平匹配设计指南 CML信号与LVPECL信号的连接 硬件设计:逻辑电平--CML 硬件设计:逻辑电平--ECL/PECL/LVPECL 硬件设计:逻辑电平--LV
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摘要：LVPECL:(low voltage positive emitter couped logic) ECL:发射极耦合逻辑是数字逻辑的一种非饱和形式(简称ECL)，它可以消除影响速度特性的晶体管存储时间，因而能实现高速运行。发射极耦合是指电路内的差动放大器以发射极相连接，使差动放大器的输入阻抗高、
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摘要：现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速度比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。 TTL：Transistor-Trans
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摘要：Verilog 中重复的内容可以使用for循环来完成，目前总结的注意点如下：1、always 内部用for循环，需要定义interger类型变量，否则有些仿真工具会报错2、异步复位时序逻辑always@下面第一行必须是异步复位，不能有for循环，否则综合工具会报错 3、for语句在always 外部
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摘要：文章目录 1、always-for 2、 for-always 3、generate_for_always 3.1、generate-always-for 4、for-assign 5、generate-for-assign 6、always@(*)-for 7、for-always@(*) 8、g
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摘要：今天我们要介绍的时序分析概念是clock gate。 clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。如下图所示： 我们经常说的reg2clockgate path的setup和hold检查，就是指：clock
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摘要：Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0：逻辑 0 或 “假” 1：逻辑 1 或 “真” x 或 X：未知 z 或 Z：高阻 X表示其值不确定，可能
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摘要：上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 real, 时间time，字符串等,他们本质上也是寄存器类型。 整形integer 整形变量用关键字integer 声明，在声明时不用指定位宽，
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摘要：实验目的：掌握阻塞赋值与非阻塞赋值的区别 1.实验原理： 在Verilog HDL语言中，信号有两种赋值方式：非阻塞赋值和阻塞赋值； 其中有两个要点： 1.在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构；2.在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路
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摘要：目录 一.task和function说明语句的区别 二.任务（task） 1.任务定义 2.任务调用及变量传递 三.函数（function） 1.函数定义语法 2.函数返回值 3.函数调用 4.函数使用规则 一.task和function说明语句的区别 task和function说明语句分别用来定义
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摘要：1）语法上，有关键词“assign”来标识； 2）左侧被赋值的数据类型必须是线网型数据（wire）； 3）连续赋值语句不能出现在过程快中（initial/always）； 4）连续赋值语句主要用来对组合逻辑进行建模以及线网数据间进行描述； 5）连续赋值语句产生作用后，赋值表达式中信号的任何变化都将立
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摘要：芯片的前端设计人员，在平时的工作中，将各种算法/协议等，用硬件描述语言Verilog HDL实现完成之后，都要投入很长一段时间，进行RTL的功能仿真。 随着芯片的复杂度快速的持续提升，除了设计的复杂度增加之外，验证的难度也变得越来越大。 在这种背景下面，EDA厂商提供的仿真工具，不仅仅门类很多，而且
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摘要：目录 前言 概述 同步复位 优点 缺点 异步复位 优点 缺点 异步复位，同步释放 前言 本文部分摘自《Verilog编程艺术》。 概述 同步复位和异步复位是集成电路设计中两种不同的信号复位方式。长期以来，关于这两者之间的优劣众说纷纭，而两者又都在各种电路中被大规模使用，无法明确的判断出孰好孰坏。本文
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摘要：** Debussy软件简介及仿真教程 **一、Debussy 软件简介Debussy 是 NOVAS Software, Inc（思源科技）开发的 HDL Debug & Analysistool，这个软件主要不是用来跑模拟或看波形，它最强大的功能是能够在 HDLsource code、schem
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摘要：前几日看到新闻，ARM推出CoreSight SoC-600，实现下一代调试与跟踪。何谓下一代？现在你可以丢掉JTAG线了，直接通过WiFi、CAN Bus、Ethernet或USB来进行调试和跟踪你的SoC。听起来是不是前景远大，风光无限？ 不过可能很多人对于CoreSight到底是个啥子也不是很
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摘要：软核，硬核、固核的区别！IP（Intellectual Property）就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中，并且是预先设计好的电路模块。IP核模块有行为（Behavior）、结构（Structure）和物理（Physica
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摘要：声明：本文结合赵中民先生的博客与自己使用coresight的理解。如有侵权，请与我联系！ 文章目录 AMBA-ATB spec 1. ATB总线的用途及版本 1.1 ATB总线用途 1.2 ATB总线的版本 2. ATB协议介绍 2.1 ATB的Flow操作 2.2 ATB的Flush操作 3 AT
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摘要：转自：https://baijiahao.baidu.com/s?id=1713737186849510891&wfr=spider&for=pc# PCIe（Peripheral Component Interconnect Express）是早期PCI总线的升级版。PCI 由英特尔开发并于 19
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摘要：嗯，实验室的嵌入式项目需要写设备驱动，我分到了网络驱动的活，写一个适配SylixOS的（这里夸一句，这个真是国内相当不错的嵌入式实时操作系统了）MPC8377的网卡驱动，说实话原来从来没接触过写驱动的事情，更别说复杂的网卡驱动了。所以准备先看看人家写的东西，明确一下概念。讲道理来说现在真的连网卡是啥
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浙公网安备 33010602011771号