摘要： DE10_Standard开发板引脚分配表（5CSXFC6D6F31C6N） 序号 信号名称 FPGA引脚 方向 功能描述 I/O 标准 时钟信号 1 CLOCK_50 PIN_AF14 输入 50 MHz 时钟 3.3V 2 CLOCK2_50 PIN_AA16 输入 50 MHz 时钟 3.3V 阅读全文

摘要： 1、现象：文本段末的下划线没有，按空格后也打不出来。 在文档（无论是 WPS 还是 Office 文档）中，当进行文本编辑时，在某一段落的末尾位置，想要通过按下空格键来让光标后方出现下划线（通常是用于填写内容的下划线，比如表格里的填写项、文档中的填空处等场景），但实际操作时，按下空格键后，光标虽然会 阅读全文

摘要： 1、现象： Info: ******************************************************************* Info: Running Quartus II 64-Bit Analysis & Synthesis Info: Version 13. 阅读全文

摘要： Verilog HDL与软件编程语言的区别？【豆包】 Verilog HDL（硬件描述语言）与 C、Python、Java 等软件编程语言的核心区别，源于二者的设计目标差异 —— 前者用于描述硬件电路的结构与行为（最终生成物理电路），后者用于编写指令序列控制处理器执行任务（依赖现有硬件运行），这种目 阅读全文

摘要： 1、 8 位动态数码管控制模块，功能：将 32 位数据转换为动态扫描的位选和段选信号； 1 module hex8_dyna_ctrl( 2 input wire clk , // 系统时钟（默认50MHz） 3 input wire rst_n , // 复位信号，低电平有效 4 input wi 阅读全文

摘要： 1、7段数码管动态扫描驱动模块概述 功能：通过动态扫描方式驱动6位共阳极7段数码管 特性： （1）支持6位数码管显示（24位输入数据，每4位代表一个数字） （2）采用动态扫描技术，降低功耗 （3）支持十六进制显示（0-F） （4）带异步复位功能 2、7段数码管模块硬件原理图+6位一体共阳极数码管 3 阅读全文

摘要： 格雷码（Gray Code）是一种二进制编码方式，其特点是相邻的两个代码只有一位二进制数不同。格雷码常用于减少数字信号传输中的错误。 采用Verilog语言实现格雷码编码设计，按键输入4位二进制，编码器将二进制转换为格雷码，再将格雷码显示在四个LED等上。 下面是一个基于Verilog的格雷码编码器 阅读全文

摘要： 一个8线-3线编码器将8个输入线编码为3位二进制输出。当输入中的某一位为1时，输出对应的二进制编码。通常，输入中只有一个位为1，其余为0。 1、普通编码器的Verilog描述（8线-3线编码器） 1 module encode83( 2 input [7:0] in, // 8位输入 3 outpu 阅读全文

摘要： 阅读全文

摘要： 1 实物与模型 （1）为什么DO和DI引脚连在一个引脚上? 由于ADC0832在通信时并不是会同时使用DO和DI端口，并且DO和DI端口与单片机的接口是双向的，所以在设计电路中可以用一根线将DO端和DI端连接到一起。 （2）ADC0832的外部连接采用SPI总线结构，这样便把它的连接方式与其他设备统 阅读全文