普通8线-3线编码器的Verilog描述及仿真

　　一个8线-3线编码器将8个输入线编码为3位二进制输出。当输入中的某一位为1时，输出对应的二进制编码。通常，输入中只有一个位为1，其余为0。

1、普通编码器的Verilog描述（8线-3线编码器）

module encode83(
    input [7:0] in,  // 8位输入
    output reg [2:0] out  // 3位输出
);

always @(*) begin
    case (in)
        8'b00000001: out = 3'b000;  // 输入第0位为1
        8'b00000010: out = 3'b001;  // 输入第1位为1
        8'b00000100: out = 3'b010;  // 输入第2位为1
        8'b00001000: out = 3'b011;  // 输入第3位为1
        8'b00010000: out = 3'b100;  // 输入第4位为1
        8'b00100000: out = 3'b101;  // 输入第5位为1
        8'b01000000: out = 3'b110;  // 输入第6位为1
        8'b10000000: out = 3'b111;  // 输入第7位为1
        default: out = 3'bxxx;     // 默认情况，输出未定义
    endcase
end

endmodule

2、普通8线-3线编码器的Testbench仿真测试

`timescale 1ns/1ns

module encode83_tb();

    reg [7:0] in;  // 8位输入
    wire [2:0] out;  // 3位输出

    // 实例化编码器模块
    encode83 uut (
        .in(in),
        .out(out)
    );

    initial begin
        // 测试所有可能的输入
        in = 8'b00000001; #10;  // 输出应为 3'b000
        in = 8'b00000010; #10;  // 输出应为 3'b001
        in = 8'b00000100; #10;  // 输出应为 3'b010
        in = 8'b00001000; #10;  // 输出应为 3'b011
        in = 8'b00010000; #10;  // 输出应为 3'b100
        in = 8'b00100000; #10;  // 输出应为 3'b101
        in = 8'b01000000; #10;  // 输出应为 3'b110
        in = 8'b10000000; #10;  // 输出应为 3'b111

        // 测试无效输入（多个位为1）
        in = 8'b00000011; #10;  // 输出应为 3'bxxx
        in = 8'b00001100; #10;  // 输出应为 3'bxxx
        in = 8'b00011000; #10;  // 输出应为 3'bxxx

        $stop;  // 停止仿真
    end

endmodule

　　仿真结果如上图所示，初始化激励信号x为0000_0001，每延迟10ns，激励信号左移一位，重复7次，每次输入仅有1位有效输入，输出有效编码依次是000，001，010，011，100，101，110，111。第80ns时，x 输入中有多个位为1，输出将是未定义的状态。