摘要: 第三十七题:Reduction operators(Reduction) 归约运算符可以对向量的每一位进行AND,OR,XOR,产生一位输出 1 &a [3:0] // AND:a[3]&a[2]&a[1]&a [0]相当于(a[3:0]== 4'hf) 2 |b [3:0] // OR: b[3] 阅读全文
posted @ 2022-01-12 20:32 一起开会 阅读(29) 评论(0) 推荐(0)
摘要: 第三十题:If statement(Always if) if语句通常对应一个二选一多路复用器,即如下图: 第三十一题: If statement latches(Always if2) 如何避免引入锁存器: 输出保持不变,这就意味着电路需要记住当前状态,从而产生锁存器。 组合逻辑(比如逻辑门)不能 阅读全文
posted @ 2022-01-12 18:53 一起开会 阅读(47) 评论(0) 推荐(0)
摘要: 25题: 全加器的逻辑表达式: 1 sum = a^b^bin 2 cout = (a&b)|(b&cin)|(a&cin) 第二十六题: 因此,设计了一种选择进位加法器,比行波进位加法器延迟小一半,但是增加了50%的逻辑资源。 第二十七题: 使用加法器来构建一个加减法器,其电路操作原理为: 通过异 阅读全文
posted @ 2022-01-12 17:15 一起开会 阅读(52) 评论(0) 推荐(0)
摘要: 注意例化模块的名称不能是纯数字。 第二十三题: Modules and vectors(Module shift8) 本题中在top模块中写出了一个4选1多路复用器,使用always+case编写。 1 always@(*) 2 case(sel) 3 2'b00:q = d; 4 2'b01:q 阅读全文
posted @ 2022-01-12 12:00 一起开会 阅读(30) 评论(0) 推荐(0)
摘要: 第十六题:给定一个8bit输入向量,将其反向输出。 下面是一个笨方法。 1 assign {x[0],x[1],x[2]……,x[7]} = in; 若是数据有1024bit,需要使用循环。 1 for(i=0;i<8;i=i+1) 2 out[i]=in[8-i-1]; 这里出现了生成块的概念,看 阅读全文
posted @ 2022-01-12 11:13 一起开会 阅读(40) 评论(0) 推荐(0)
摘要: 隐式声明: 阅读全文
posted @ 2022-01-12 09:49 一起开会 阅读(21) 评论(0) 推荐(0)
摘要: 第五题,当被驱动信号处于未定义状态时,信号值驱动为0。 注意按位与(&)和逻辑与(&&)的区别。 第七题:XNorgate同或门,即异或门的取反。异或是相同取0,不同取1。符号为^,按位取反。没有逻辑异或 第九题:数字芯片7458 阅读全文
posted @ 2022-01-11 20:59 一起开会 阅读(34) 评论(0) 推荐(0)
摘要: 这几章习题比较简单,注意一些基本概念,或许面试会考察 1.wire是verilog中的一种数据类型,代表的是信号,而不是连线。 2.大部分verilog代码之间的顺序不会对结果产生影响。assign描述的是端口之间的连接关系,而不是复制一次然后赋值。 这里要澄清一个容易混淆的概念,图中的绿线代表的是 阅读全文
posted @ 2022-01-11 19:51 一起开会 阅读(48) 评论(0) 推荐(0)
摘要: 本章内容较为凌乱,要用到的时候再查询 字符串是最常用的数据类型,下面是几条例句: 1 #\n是换行 2 >>> s = "Here is a line \n split in two lines" 3 >>> s 4 'Here is a line \n split in two lines' 5 阅读全文
posted @ 2022-01-07 20:01 一起开会 阅读(21) 评论(0) 推荐(0)
摘要: 阅读全文
posted @ 2022-01-07 09:38 一起开会 阅读(217) 评论(0) 推荐(0)