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1，导出现成的光绘文件 此时对应的文件下有个TXT的文件，下图 2 ，导入到新的文件 完成 阅读全文
posted @ 2026-05-06 17:25
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下图1,PADS到出的文件路径 2，ALLEGRO的安装路径，按下图路径找对应的版本 3，保存的路径 阅读全文
posted @ 2026-04-24 17:46
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按照下图选择 下图对话框点确定 下图直接关闭 阅读全文
posted @ 2026-04-24 17:38
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一，(SPMHGE-82);: Pin numbers do not match between symbol and component. Run dev check on device file for more information 检查原理图符号与封装的引脚编号一致性 阅读全文
posted @ 2026-04-24 17:19
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1 2,创建网络 3，继续点击Net logic添加网络 阅读全文
posted @ 2026-04-21 10:18
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1第一种 2.第二部按照下面步骤进行操作，这里是添加的0402电容封装为例，第三步是需要手动填入的这里代表位号U5-6意思是添加U5跟U6 第三步，把封装放出来OK完成 第二种，这种方法适合添加MASK点 下图封装库想添加哪个勾选哪个 这里是不能添加位号的 阅读全文
posted @ 2026-04-14 14:37
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最常见的如射频线，但射频线都是弧度的手动挖，射频线如何挖空 allegor技巧-RF射频线或不规则线的挖地处理_allegro cross copy挖空相邻层-CSDN博客 1.把需要挖地的射频线copy到板外，并给它附上一个网络。可以钻一个孔，放置在复制的走线上，目的就是让这个复制的线有网络。 空 阅读全文
posted @ 2026-04-03 15:03
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posted @ 2026-01-20 17:23
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选择你想替换的过孔 阅读全文
posted @ 2026-01-20 15:09
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posted @ 2026-01-17 12:59
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posted @ 2026-01-17 12:53
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如果你想其中一个倒角 阅读全文
posted @ 2026-01-17 12:46
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posted @ 2026-01-17 12:34
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posted @ 2026-01-17 12:32
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1，先把旧的板框换个层 2，确认起止点的位置， 3，移动命令选中新的板框，操作如下全选 4，现在打开旧板框所在的层，鼠标放到起始点位置点右键吸附，操作如上面图形一样 阅读全文
posted @ 2026-01-15 21:01
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1，添加板框 2.如果新板哟便可以选怎默认 3 4，最后点击OK 5到这里添加成功了 阅读全文
posted @ 2026-01-15 20:50
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我们可以调整电脑的分辨率跟字体大小来解决，不同的分辨率跟字体多调整几次就好，每次调整后退出软件再打开看变化，调整到最佳状态就好 阅读全文
posted @ 2025-12-17 16:36
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1.在设置等长设计规则里选中下图蓝色部分,右键点击Create创建Class 2.新建名称——点ok 3.点击创建的Class里的单个网络创建管脚对，因为网络时至少两个PIN以上组成的 4，创建PIN的时候，里面有几个PIN就选相对应的pin就好，不需要的pin可以不选，——单击ok 5，设置等长误 阅读全文
posted @ 2025-08-19 09:23
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选择自己想要的形状，下面是示意图 阅读全文
posted @ 2025-06-04 19:04
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1.在删除模式框选过孔 右键点击split stack 这里是1-2/2-3/3-4的叠孔 这里要删除3-4的空，点击02gnd-03HSP层即可 阅读全文
posted @ 2025-06-04 18:13
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这里选择的网络是3.3V_RAIL 到这里网络赋予上了 阅读全文
posted @ 2025-05-22 15:48
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posted @ 2025-05-22 15:10
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完成对齐 阅读全文
posted @ 2025-05-08 18:54
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1,，这里涉及到一个问题，网上的答案都是说ENV文件在安装目录的这里Cadence\SPB_Data\pcbenv，然后各种修改环境变量还是解决不了问题，这个办法是可以解决大部分的问题 2，通过老师的办法，在安装目录下的这个位置Cadence\SPB_16.6\share\pcb\text，这里面有 阅读全文
posted @ 2025-05-08 18:03
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1.复制某个过孔和走线，原来的网络标号仍然保持； 2.放置的过孔没有网络属性； 第二步，把软件模式修改成专业模式 在Options选项里找到要分配的网络，在find面板里选择VIAS, 鼠标点击要添加属性的过孔，DONE完成，下图是更改完成的过孔 阅读全文
posted @ 2025-04-30 09:26
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1，先把对的封装创建好，在设计界面删除旧的不要的PAD，然后再更新 阅读全文
posted @ 2025-04-18 14:12
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1.,先画好异形焊盘shape为静态铜皮 2，把边框拉弧度 这里拉弧，注意拉弧方向 拉完一边后另外一边不要拉，用复制SHAPE形状，然后镜像再把两个形状重叠在一起 最后一步点击合并形状，鼠标双击两个形状即可 完成拉弧 阅读全文
posted @ 2025-04-18 10:51
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先确认封装无误后可以尝试在PCB保存文件夹里把临时文件都删除了再打开，完美解决封装放不出来的问题 Allegro Place Manually放置元件无法显示并提示select elements to place using tree view 一般出现这种情况都是寻找封装的问题，但是既然导入网表没 阅读全文
posted @ 2025-03-14 14:44
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保存文件时提示，一般新装的软件才会有这个提示 我们改下设置就不会再弹出这个提示了 Setuo-User Preferences，然后在工具栏搜索Savedb点击搜素，如下图复选框里打勾就行 阅读全文
posted @ 2025-02-08 11:01
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一般软件不是正常关闭闪退时再打开才会出现这个提示，找到PCB文件夹，下面有个LCK的文档，删除即可 阅读全文
posted @ 2024-08-09 16:20
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打开电脑任务管理器，确认下是不是没有内存，如果是内存没问题就重启下电脑 阅读全文
posted @ 2024-08-09 15:54
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框选要创建模块的元器件，鼠标右键点击下面红色框里的选项 我们把它运用到其它相同的模块里去 阅读全文
posted @ 2024-02-28 17:27
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第一步 第二步，鼠标放在GROUPS的器件出右键，点击下图红色框里的选项即可打散模块 阅读全文
posted @ 2024-02-28 16:42
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Allegro中如何更新PCB封装，在我们导入原理图网表，PCB的封装是必不可少的，有些封装导进PCB里发现有问题，那要怎么更新呢，下面看下具体的操作步骤吧： 第二步：Update Modules and Symbols对话框详解 更新封装的3D模型（Update STEP mapping data 阅读全文
posted @ 2023-11-10 14:00
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（1）QUESTION(ORCAP-1589): Net has two or more aliases - possible short?原因：器件默认管脚命名（NET名称）与所连接网络的NET名称不一致导致的措施：可忽略。或关闭Tools->Design Rules Check->Physica 阅读全文
posted @ 2023-11-08 14:22
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ERROR(ORCAP-36041): Duplicate Pin Name "VDD" found on Package 解决的方法如下：第一步，找到报错的元器件，然后选中，单击右键，选择“Edit Part”，进行元器件封装属性的编辑 这里还还要改一个值，即使name的名字，我们需要把这些标的一 阅读全文
posted @ 2023-11-07 11:01
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下面做个检查说明 check single node nets——检查单节点网络； check unconnected bus net——检查未连接的总线网络； check no driving source and Pin type connect——检查驱动接收等Pin Type的特性，这些在高 阅读全文
posted @ 2023-11-06 15:51
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SO、SOP、SOIC、MSOP、TSSOP、TSOP、VSSOP、SSOP、SOJ封装详解 1. 简要信息如下： 2. SOP和SOIC的规格多是类似的，现在大多数厂商基本都采用的是SOIC的描述： SOIC8有窄体150mil的（外形封装宽度，不含管脚，下同), 管脚间距是1.27mm，如下： 阅读全文
posted @ 2023-10-27 14:33
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主要是find面板与options面板不要选错了就行,下图红色代表旋转TEXT,蓝色代表旋转PIN，参考作用 阅读全文
posted @ 2023-10-26 14:30
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