好记性不如烂笔头

摘要： 设计要求：上游模块产生的数据是8位宽， FIFO输入输出而是16位宽的，那么就需要将上游产生的两个8bit数据进行拼接，凑成一个完整的16bit数据，然后再一次写入fifo 上游模块产生两个信号 datat_in[7:0] 和 data_in_vld 给FIFO，在控制FIFO模块中，将利用这两个信 阅读全文

摘要： RTL视图： 此次修改了串口模块，和FIFO控制模块。 串口模块：以后遇到FIFO位宽不管是8位 或 16位 或 32位 ，串口模块都可以通用，而不需要根据FIFO的位宽再做相应更改。输入的data_in位宽定义的是8位， 上个“实验1”中data_in是定义16位宽，要连续发送两个8位数据，可参考 阅读全文

摘要： RTL视图 设计目标： 通过FPGA控制，轮流切换通道进行ADC读数据，并将数据暂存到FIFO中，同时读FIFO中的数据，通过串口打印到PC机端。FIFO采用的是16位宽的，深度用的256个字节。 1、串口设计要点：串口发送模块，采用连续不间断的发送两个字节，这样一共需要发出20个bit数据，这样就 阅读全文

摘要： RTL视图 工作流程： （1）、当uart_rxd模块检测到rxd_din信号上有下降沿时，启动uart_rxd计数器器，并准备接收数据，当收完一个完整字节时，产生data_out_vld ，用于通知FIFO准备开始写入FIFO （2）、当FIFO收到din_vld有效信号时，先检测FIFO是否满， 阅读全文

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摘要： 该模数ADC转换芯片使用的是MCP3221,关心的几个重要参数： （1）分辨率12bit，高精度，满足大都数场合 （2）误差INL : +-2LSB （Integral Nonlinearity：积分非线性） ; DNL : +-1LSB（Differential Nonlinearity：微分非线 阅读全文

摘要： 基于下图分析恒流，R1 = R2 理想状态下的分析： （1）、V1 = 2V， Vin' = V1 = 2V （2）、Vo' 与Vin'之间是一个PN结，一般0.5~07V，这里取0.6V Vo' = Vin' + 0.6 = 2.6V （3）、Q1导通，该支路（VCC->R1->Q1->R2->G 阅读全文

摘要： 1、DDR3管脚定义 》CK/CK# 全局差分时钟，所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK和CK#的交叉点。 》CKE为时钟使能信号，使能（高）和禁止（低）内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定电路被 阅读全文

摘要： 蛇形走线 快捷键 T+R 小技巧： 快捷键 : “ 1 ” 与 “ 2 ” ，改变蛇行线的拐角与弧度。 快捷键 : “ 3 ” 与 “ 4” 改变蛇行线的宽度。 快捷键： “ , ” 与 “ . ”改变蛇行线的幅度。 》新建class 类，将要等长的线归为一组，如将SDIO的信号归为一组，命名为sd 阅读全文

摘要： 以间距0.3mm，9个pin FPC为例 1、先在CAD中画出0.3mm FPC的形状，在图形中加上两个十字标，表示在焊盘的中心位置，是为了方便在PCB放置PAD。 3、将CAD图形导出为 .dxf格式。 4、打开AD 软件，新建一个PCB library ,导入刚才生成的.dxf文件 注意选择mm 阅读全文