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先上传三张图片在说 由于串口传输速度较慢，故此实验是在“LCD12864 液晶显示-汉字及自定义显示（并口）”基础上进一步修改而来。在写代码之前还是得先搞清楚每一步的动作，具体步骤如下：一、先找到一张128*64大小的图片，自己也可以通过系统自带的“画图”工具进行调整，最终保存为"单色图.bmp"格式。最好找一张比较简单的图片。二、图片通过“字模.EXE”软件提取出数据，总不能像之前那样把一个个数据赋值给dis_data，那工作量太大了，说不定中间还会弄错。可以用一个简单的办法把这些数据放置到FPGA内部自带的ROM中，通过调用在把数据从ROM中提取出来(其实FPGA内部并 阅读全文
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在网上找了许久，发现FPGA用串口驱动LCD12864程序很少，基本上没有。刚开始窃喜，中间郁闷，最后还是高兴，为什么这样说呢！头一回在没有参考程序的情况下，完全是照时序图写（自信），中间调试过程遇到一点小插曲（郁闷），后来搞定（高兴），也算是对这段时间学习FPGA的一个能力检测吧。废话少说，赶紧步入正题。首先来看一下串口模式的几个重要管脚：1、lcd_cs（PIN4)，使能信号，高有效（有的资料上写着低有效，高低我都试过，确认是低有效），定义output。2、lcd_sid(PIN5),数据传输线，相当于I2C的SBDA数据传输线，可定义双向，这里仅只有写，所以定义output。3、lcd_ 阅读全文
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LCD12864带字库，型号：CM12864-12.其相关数据手册可以在百度中搜索“ST7920 系列中文图形液晶模块使用说明书”，里面有详细的介绍。这里就不在多描述。其原理简图：（我们只需关心接口部分）接口定义：这里注意V0，我一开始就栽倒这，网上搜到的资料中，这PIN可以悬空或接个滑动电阻，程序检查好多遍，没有发现问题，就是不显示，接到3.3V上也不行，后来把V0直接接到5V上，就可以正常显示。在这提醒大家数据手册仅供参考，具体还是以自己的实物为主。避免走没必要的弯路。管脚号管脚名称电平管脚功能描述1VSS0V电源地2VCC5V电源正3V0-对比度（亮度）调整.（直接接到5V上最靠谱）.. 阅读全文
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本次实验是在“基于Verilog HDL的ADC0809CCN数据采样”实验上进一步改进，利用ADC0809采集到的8位数据，进行BCD编码，以供查表方式相加进行显示，本次实验用三位数码管。 ADC0809的8位数数据BCD编码方式，低四位与高四位分开进行编码，其对应值我也是从网上得来的，具体对应值请看代码，编完码得到12位宽的数据后，对两个编码进行相加，如代码中的cout[11:0] = L[11:0] + H[11:0],这里注意，高四位[11:8]、中四位[7:4]、低四位[3:0]。假如ADC0809得到的数据是8'hb4,从代码中可以看到，低四位4'h4:L 4 阅读全文
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本实验是用ADC0809CCN进行数据采样，并用7段数码管进行显示。 ADC0809由一个8路模拟开关、一个地址锁存与译码器、一个A/D转换器和一个三态输出锁存器组成。多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用A/D转换器进行转换。三态输出锁器用于锁存A/D转换完的数字量，当OE端为高电平时，才可以从三态输出锁存器取走转换完的数据。如下图所示。时序图（本实验用上升沿去采数据）：原理图：工作方式：ALE为地址锁存允许输入线，高电平有效。当ALE线为高电平时，地址锁存与译码器将A，B，C三条地址线的地址信号进行锁存，经译码后被选中的通道的模拟量进入转换器进行转换。A，B和C为地... 阅读全文
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一、能够存储1位二值信号的基本单元电路统称为触发器（Filp-Flop） 触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定状态：“0”和“1”。在不同的输入情况下，它可以被置0状态或1状态，当输入信号消失后，所置成的状态能够保持不变。所以触发器可以记忆1位二值的信号。根据逻辑功能的不同，触发器可以分为SR触发器、D触发器、JK触发器、T和T'触发器。按照结构形式的不同，又可分基本SR触发器、同步触发器、主从触发器和边沿触发器。 其状态图：a、当触发器处在0状态，即Q = 0，若S'R' = 10或11时，触发器仍为0状态。若S'R' = 01，触发器 阅读全文
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先看一个2个4位的乘法器,得到的结果是8位二进制：a: 1 1 1 1b: 1 1 0 1--------------------- 1 1 1 1//-> result = result + (a result = result + （a result = result + （a<<3)，result[3:0]加的是1 0 0 0,移除的三个1其实已经到了reault[6:4]，结果III；--------------------a*b 1 1 0 0 0 0 1 1I：result[7:0] = 8'b0 0 0 0_1 1 1 1；//a<<0 re 阅读全文
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基于Verilog HDL的数字时钟设计一、实验内容： 利用FPGA实现数字时钟设计,附带秒表功能及时间设置功能。时间设置由开关S1和S2控制，分别是增和减。开关S3是模式选择：0是正常时钟显示；1是进入调分模式；2是进入调时模式；3是进入秒表模式，当进入秒表模式时，S1具有启动和停止功能，S2具有复位归零功能。只有四位数码管，所以没有做万年历，下一步会在这个基础上加入定时闹钟。二、实验板自个制作的实验板，用的是Altera CycloneIII EP3C40Q240C8N。上面的这块板是简单的外围电路，有流水灯、EEPROM、蜂鸣器、MAX3232、拨码开关、开关按键。PS2解码、VGA、A 阅读全文
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对于FPGA，完全是从零开始学习，简单讲述一下我个人学习FPGA的经历吧：没有开发板的日子。说真的要我掏腰包买开发板觉得是一件非常奢侈的事情。理由1：现成的东西，背后影藏诸多诡异的事情我们是无法体会得到，一切太顺利，不见得是一件好事。理由2：钱诶，物价上涨，工资不涨，挣两个钱不容易，得慎重啊。没有开发板也不能阻止我向前学习的脚步。那只能先买本夏宇闻的Verilog HDL的书看了或到网上下载电子书都可以，边看边学习边仿真，说到仿真，我又开始去学习Modelsim，如何在ModelSim SE中添加Altera的仿真库，如何利用ModelSim功能仿真和时序仿真。花一两个晚上的时间就可以学会。精 阅读全文