AntiFragile【SenecaTellus】

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摘要： 大约半个小时后编译完成 D:/Software/questasim64_10.7c/win64 D:/Software/questasim64_10.7c/xilinx_vivado_2019_lib 参考文章： 1.https://blog.csdn.net/kkg89/article/detai 阅读全文

摘要： Vivado 报错[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair https://zhuanlan.zhihu.com/p/685189637 阅读全文

摘要： Xilinx的高质量时钟输出ODDR原语【随路时钟】【全局时钟网络】【ZC706输出时钟】【ZYNQ】 wire user_clk; IBUFDS IBUFDS_inst_user_clk( .O(user_clk), // Buffer output .I(USRCLK_P_I), // Diff 阅读全文

摘要： // IOBUF: Single-ended Bi-directional Buffer // All devices // Xilinx HDL Language Template, version 2017.2 IOBUF #( .DRIVE(12), // Specify the output 阅读全文

摘要： 千兆以太网（二）——MDIO接口协议 `timescale 1ns / 1ps module mdio_dri( input wire clk , input wire rst_n , input wire op_exec , //触发开始信号 input wire op_rh_wl , //低电平 阅读全文

摘要： 好的，下面是几种 Verilog 实现有符号数取绝对值的算法，包括不同复杂度和适用场景的实现方法。 1. 简单的条件判断 (使用 if-else 或三元运算符) 这是最直观、最易于理解的实现方法。 适用于小型的应用，对性能要求不高的情况。 module abs_signed_if_else ( in 阅读全文

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