AntiFragile【SenecaTellus】

摘要： emmmm,其实这个错误不用去管，直接运行也不影响仿真的进行。 https://blog.csdn.net/qq_42959171/article/details/139726943 阅读全文

摘要： 参考链接： https://blog.csdn.net/qq_42320804/article/details/113361016 数据示例 步骤一 将逗号换位空格 Ctrl+F 步骤二 将空格替换为回车 勾选正则表达式， \s 表示空格 \r表示回车 注意 一定要开启正则表达式才生效 如果想在特定 阅读全文

摘要： standard fifo 的latency=1；fwft fifo的latency==0，即数据和rd_en同步。fwft fifo的valid一直有效。almost full和almost empty表示还剩一个存储空间fifo就满了或者空了。对于standard fifo，第一拍发出读使能，第 阅读全文

摘要： Xilinx XAPP888 MMCM and PLL Dynamic Reconfiguration, Application Note https://fpga.eetrend.com/files-eetrend-xilinx/download/201307/4239-8635-xapp8887 阅读全文

摘要： Testbench编写指南（2）文件的读写操作 https://blog.csdn.net/FPGADesigner/article/details/80470972 `timescale 1 ns/1 ns module tb_rtv(); parameter CLK_PERIOD = 20; p 阅读全文

摘要： // parameter STA_EN_DLY = 32'd399_999_999; // reg [31:0] power_ini_cnt; // always @(posedge sys_clk or negedge rst_n)begin // if(rst_n==1'b0)begin // 阅读全文

摘要： 取两个数的差值的绝对值，verilog module abs_difference_cond #( parameter WIDTH = 12 // 定义数据的位宽 )( input clk , input rst_n, input wire [11:0] a, input wire [11:0] b 阅读全文

摘要： `timescale 1ns/1ps module gray_to_bin( input wire [3:0] gray, output reg [3:0] bin ); integer i; always @(*)begin for(i=0;i<=3;i=i+1)begin bin[i]=^(gr 阅读全文

摘要： https://blog.csdn.net/2301_77482574/article/details/144309321 /*********************************************** @File : async_fifo.v @Function : Verilo 阅读全文

摘要： https://blog.csdn.net/claylovetoo/article/details/129140192 https://cloud.tencent.com/developer/article/2294982 阅读全文