2024年5月3日
SystemVerilog -- 3.0 SystemVerilog Loops
摘要： SystemVerilog Loops What are loops ? loop是一段不断执行的代码。条件语句通常包含在循环中，以便在条件变为真时终止。如果loop永远运行，那么模拟将无限期挂起。 下表给出了 SystemVerilog 中不同类型的循环构造。 \ \ forever Runs t 阅读全文
posted @ 2024-05-03 20:27 松—松 阅读(104) 评论(0) 推荐(0)
SystemVerilog -- 2.13 Data Types ~ SystemVerilog typedef and alias
摘要： SystemVerilog typedef and alias Typedef 在复杂的测试平台中，某些变量声明可能具有更长的数据类型规范，后者需要在测试平台的多个位置使用。 在这种情况下，我们可以使用a为现有数据类型提供用户定义的名称。然后，可以在整个代码中使用新的数据类型，因此如果需要，无需在多 阅读全文
posted @ 2024-05-03 18:36 松—松 阅读(132) 评论(0) 推荐(0)
SystemVerilog -- 2.12 Data Types ~ SystemVerilog Structure
摘要： SystemVerilog Structure Structure可以包含不同数据类型的元素，这些元素可以作为一个整体引用，也可以通过其名称单独引用。这些元素具有相同数据类型的数组完全不同。 // Normal arrays -> a collection of variables of same 阅读全文
posted @ 2024-05-03 18:13 松—松 阅读(78) 评论(0) 推荐(0)
SystemVerilog -- 2.11 Data Types ~ SystemVerilog Queue
摘要： SystemVerilog Queue 目录SystemVerilog QueueTypes of QueuesSystemVerilog Queue UsageSystemVerilog Queue ExampleWhat are queue slice expressions ?SystemVe 阅读全文
posted @ 2024-05-03 17:25 松—松 阅读(221) 评论(0) 推荐(0)
SystemVerilog -- 2.10 Data Types ~ SystemVerilog Array Manipulation
摘要： SystemVerilog Array Manipulation SystemVerilog 中有许多内置方法，可帮助数组搜索和排序。 数组操作方法只需循环访问数组元素，每个元素都用于计算子句指定的表达式。迭代器参数指定一个局部变量，该变量可在表达式中用于引用迭代中的当前元素。如果未提供参数，ite 阅读全文
posted @ 2024-05-03 11:21 松—松 阅读(66) 评论(0) 推荐(0)