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摘要： 开漏输出 上拉电阻 P沟道 运放失调电压 增益 差分放大电路 PCBA 电机驱动转速公式 变频器 三极管 MOS 晶体管 电流电压决定转速 TTL 差分放大 放大饱和区 PID P I 大于 小于 无源蜂鸣器驱动电路 稳压器 LDO URAT 工作过程注意事项 阅读全文

摘要： 时序约束步骤 约束时钟 创建输入时钟 创建生成时钟 约束自己分频的时钟 输入延迟的约束 输出延迟的约束 设置时序例外 设置多周期路径 设置false路径 时序分析：时序分析的目的是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析寄存器的建立时间、保持时间等等是需要求是否满足。时序约束 阅读全文

摘要： 亚稳态是FPGA系统中的一个常见问题，亚稳态的出现轻则导致输出错误，严重的甚至会导致系统崩溃。因此对亚稳态的了解必不可少，本文在查阅众多资料的基础上，对亚稳态的概念、亚稳态的产生原因、以及如何避免亚稳态进行了分析与记录。目录一、概念1、建立时间与保持时间2、恢复时间与去除时间3、亚稳态二、产生与消除 阅读全文

摘要： 1.模拟量输入范围2.采样率3.通道数4.分辨率5.接口类型6.结构，信噪比，封装 阅读全文

摘要： 其中IDDR主要有三种工作模式，分别是：“OPPOSITE_EDGE”, “SAME_EDGE”，“SAME_EDGE_PIPELINED” 。上面每一位的介绍在原语的注释中都得到了比较详细的解释，这里不再赘述。这三种工作模式的不同其实就是时序的不同， 阅读全文

摘要： MII（Medium Independent Interface）：MII支持10Mbps和100Mbps的操作，数据位宽为4位，在100Mbps传输速率下，时钟频率为25Mhz。 RMII（Reduced MII）：RMII是MII的简化版，数据位宽为2位，在100Mbps传输速率下，时钟频率为5 阅读全文

摘要： LVDS 高速 数据处理 空间域 频域图像变换 颜色增强 平场校正、 赛灵思 x7 编号 IDDR 乒乓操作 不同BANK 状态机 之江 DDR3 阅读全文

摘要： 优先保证信号走线顺畅，以短、直、少打过孔为原则，尽量避免长、细和绕圈子的走线，以横线、竖线和45度线为主，避免走任意角度线，弯折部分走弧度线，以上情况详细说明如下： 1.线宽：考虑到数据线和电源线的线宽要求不一致，预留走线空间按照平均0.15mm 2.线距：按照目前大多数厂家的生产能力，设计线距(P 阅读全文

摘要： FPGA设计要点之一时钟树 二：FSM 三：latch 四：逻辑仿真 详解FPGA四大设计要点FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成， 阅读全文

摘要： 摄像头 OV5640_V5 FPGA EP4CE10F17C8 Cyclone IV E FPGA 以太网 PHY RTL8211 RTL8211 是一片 10M/100M/1000Mbps 自适应以太网收发器，提供 MII/GMII/RGMII 接口的 MAC 连接。在 Cyclone IV E 阅读全文