时钟约束

• 时序约束步骤
• • 约束时钟
  • • 创建输入时钟
    • 创建生成时钟
    • 约束自己分频的时钟
  • 输入延迟的约束
  • 输出延迟的约束
  • 设置时序例外
  • • 设置多周期路径
    • 设置false路径

 

时序分析：时序分析的目的是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析寄存器的建立时间、保持时间等等是需要求是否满足。

时序约束：1、告诉EDA软件设计需要满足什么样的时序指标，然后EDA软件会根据时序约束的各个参数，尽力布局布线，以达到该约束的指标。
2、协助EDA软件进行分析设计时序路径，以产生相应的时序报告。

 

 

quartus ii里的静态时序分析工具支持以下几种类型的时钟约束：

(1) Base clocks 基础时钟;

(2) Virtual clocks 虚拟时钟;

(3) Multifrequency clocks 多频率时钟;

(4) generated clocks 生成时钟。

 

 

输入端口到寄存器，寄存器到寄存器，寄存器到输出端口，输入端口到输出端口。

 

 

1. 如果时钟互联报告有很多（或者一个）红色的"Timed (unsafe)" 或者还有桔色的"Partial False Path (unsafe)"方框，那你应该是没有正确地对异步时钟约束。如果你的设计中有大量的跨时钟域的异步时钟，那么你需要对那些时钟互联约束。
2. 在时钟互联报告中看"Clock Pair Classification" 和 "Inter-Clock Constraints"这两列。如果时钟对类型是"No Common Clock" 或者 "No Common Period"或者Inter-clock约束显示"Timed (unsafe)"，就要把这种互联当作异步时钟。
3. 如果"Path Requirement (WNS)"列显示时序非常紧，典型的是小于1ns，或者"Inter-Clock Constraints"列标记为时序"Unsafe"，或者"Partial False Path (unsafe)"，那么你需要把这种时钟互联看作异步时钟。