摘要： 阻塞和非阻塞赋值// Listing 7.1module and_block ( input wire a, b, c, output reg y ); always @* begin y = a; y = y & b; y = y & c; endendmodule// Listing 7.2module and_nonblock ( input wire a, b, c, output reg y ); always @* begin // y$_{entry}$ = y y <= a; // y$_{exit}$ = a y <= y & b; // 阅读全文

摘要： FSMD(带数据通道的有限状态机)是FSM和常规时序电路的结合。基于RT methodology的消抖电路设计本设计中主要的数据通道是一个用户自定制的21位递减计数器，其作用为：1：可初始化为一个指定的值；2：具有递减计数和暂停计数的功能；3：当计数器计数为0的时候，输出一个状态信号。module debounce_explicit ( input wire clk, reset, input wire sw, output reg db_level, db_tick ); // symbolic state declaration localparam [1:0] zero = 2' 阅读全文

摘要： 上升沿检测电路之Moore型FSM// Listing 5.3module edge_detect_moore ( input wire clk, reset, input wire level, output reg tick ); // symbolic state declaration localparam [1:0] zero = 2'b00, edg = 2'b01, one = 2'b10; // signal declaration reg [1:0] state_reg, state_next; // state register always @(p 阅读全文

摘要： 通用移位寄存器通用移位寄存器可以载入并行数据，左移，右移，保持；它能够实现并-串功能(先载入并行数据后移位)，也可实现串并功能(先移位后并行输出)。// Listing 4.8module univ_shift_reg #(parameter N=8) ( input wire clk, reset, input wire [1:0] ctrl, input wire [N-1:0] d, output wire [N-1:0] q ); //signal declaration reg [N-1:0] r_reg, r_next; // body // register always @(p 阅读全文

摘要： // Listing 3.1module eq1_always ( input wire i0, i1, output reg eq // eq declared as reg ); // p0 and p1 declared as reg reg p0, p1; always @(i0, i1) // i0 an i1 must be in sensitivity list begin // the order of statements is important p0 = ~i0 & ~i1; p1 = i0 & i1; eq = p0 | p1; endendmodule 阅读全文

摘要： 在日志http://www.cnblogs.com/qiweiwang/archive/2011/03/07/1975932.html和http://www.cnblogs.com/qiweiwang/archive/2010/11/25/1887888.html中，我们已经讨论过复位电路的设计。1.完全异步复位的问题 完全异步复位在确立和释放触发器时都是异步的，这里异步复位指的是复位连线到触发器的异步复位引脚的情况。此外，复位的确立和释放是没有任何时钟的背景下执行的。 1: module resettff 2: ( 3: output reg oData, 4: input iclk,iR. 阅读全文

摘要： 解决方案一：相位控制 考虑到不同周期的有任意相位关系的两个时钟区域，如果其中至少一个时钟是在FPGA内部通过PLL(锁相环)或者DLL(延迟锁相环)可控制的，另一个时钟与在PLL或者DLL解决方案中那个时钟周期有倍数关系，那么相位匹配可以用来消除时序冲突。 信号由一个慢时钟区域向另一个周期是其一半的时钟区域传送，如果在时钟相位关系没有任何保障的前提下，时序就会发生冲突。然而，使用DLL或者PLL由... 阅读全文

摘要： 一、面积结构设计 1.折叠流水线可以优化在流水线级复制逻辑的流水线设计的面积。“折叠流水线”的方法是与“拆开环路”相反的操作，是一种面积和速度互换的方法。 2.共享逻辑资源有时要求专门的控制电路来决定哪些元件是到特定结构的输入。在有些应用中，常常对资源的输入有更复杂的变化，为了复用逻辑，某些控制可能是必须的；当共享逻辑比控制逻辑更大时，控制可以直接用来逻辑复用。 3.资源共享 这里的资源共享，不是... 阅读全文

摘要： 1.1 High Throughput 拆开一个迭代环路会增加数据吞吐量，带来的代价是面积成比例的增加。通常，如果要求n次迭代环路的算法拆开后，流水线实现将呈n倍的流量性能(throughput performance)增加。 迭代算法 EXP1module power3( input [7:0] x, input clk, input start, output reg [7:0] xpower... 阅读全文

摘要： 1 PS/2接口和协议 1.1 接口的物理特性 PS/2接口用于许多现代的鼠标和键盘,由IBM最初开发和使用｡物理上的PS/2接口有两种类型的连接器:5脚的DIN和6脚的mini-DIN｡图1就是两种连接器的引脚定义｡使用中,主机提供+5V电源给鼠标,鼠标的地连接到主机电源地上｡ 1.2 接口协议原理 PS/2鼠标接口采用一种双向同步串行协议｡即每在时钟线上发一个脉冲,就在数据线上发送一位数据｡在... 阅读全文