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摘要： Verilog 序列模三（整除3）检测器 描述：输入口是1bit，每次进来一位数据，检查当前序列是否能整除3，能则输出1，否则输出0. 例如 ： 序列=1，out=0; 序列=11，out=1; 序列=110，out=1; 序列=1101，out=0; 首先需要找一下规律 ，一个数被三除，只可能会有 阅读全文

摘要： SV Array 整理下system verilog中数组的用法，备忘。 [TOC] 1.定宽数组 + 只在array名字之前定义位宽的是packed array，packed array的元素是单独的位 + array名字之后定义数组大小的是unpacked array; + 名字前后都有定义的是 阅读全文

摘要： SV Assertions 断言 [TOC] 1.简介 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。 断言的作用 ： + 检查特定条件或事件序列的出现情况。 + 提供功能覆 阅读全文

摘要： Verilog 阻塞与非阻塞的仿真与综合 [TOC] 参考 Clifford E. Cummings, Sunburst Design, Inc. "Nonblocking Assignments in Verilog Synthesis, CodingStyles That Kill!" 前段时间 阅读全文

摘要： Design for Testability（DFT）的基本知识点 [TOC] 基础知识 1. CP和FT + CP 是(ChipProbe)的缩写,指的是芯片在wafer(晶圆）的阶段,就通过探针卡扎到芯片管脚上对芯片进行性能及功能测试,有时候这道工序也被称WS(WaferSort) + FT 是 阅读全文

摘要： 缺点： latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。 latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。 latch会导致静态时序分析和DFT会很复杂。 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没 阅读全文

摘要： Timing borrow http://www.mamicode.com/info detail 2296344.html https://blog.csdn.net/cy413026/article/details/89404998 http://bbs.eetop.cn/thread 4888 阅读全文

摘要： Batch Normalization 和 Batch Renormalization 前向和反向公式详细推导 [TOC] 一、BN前向传播 根据论文‘’Batch Normalization: Accelerating Deep Network Training by Reducing Inter 阅读全文

摘要： https://zhuanlan.zhihu.com/p/44766356 阅读全文

摘要： 资料来源：https://wenku.baidu.com/view/bbacbd36e109581b6bd97f19227916888586b999.html 本内容只是根据上面的资料做了整理 AMBA总线（二） [toc] 上一篇详细说明了AHB基本结构以及控制线，下面下面进一步说明AHB的总线传 阅读全文